一种多机设备组网架构制造技术

本发明专利技术公开了一种多机设备组网架构，包括主机和若干从机设备，所述主机通过与从机设备组成环形网络，每个所述从机设备通过挂载在多线程脚本处理器数据总线上，所述主机利用多线程脚本处理器控制上各个从机设备完成多机用户测试流程。本发明专利技术利用多线程脚本处理器控制各设备模块，完成多机用户测试流程，多线程脚本处理器在多机设备组网中的使用，主CPU也可利用多线程功能，对多线程脚本处理器发读写指令，完成临时读写功能，不影响用户测试流程的运行。运行。运行。

【技术实现步骤摘要】
一种多机设备组网架构


[0001]本专利技术涉及组网架构
，具体涉及一种多机设备组网架构。

技术介绍

[0002]现有源表多机同步、多机组网，在物理媒介上主要以GPIO(并行输入输出数据线)或网线实现，GPIO抗干扰性差，线束较多，驱动能力要求高，难以长距离走线；网线相比光纤传输具有速度低，抗干扰性差的缺点。
[0003]在组网技术上，利用主机CPU对指令解码，再根据指令操作对象和内容，通过网络转发给各从机。一般通过软件实现，对主CPU性能和运行状态依赖性大，数据吞吐率比较大时，实时和稳定性难以保障，甚至会拖慢主CPU运行。
[0004]在多机协同方式上，利用网络将每台机器待运行脚本和预设参数下分发给各个通道。各个通道各自独立运行，再利用Trig信号进行多机同步。这种方式可以减少突发大数据的传输，可对于多机协同完成某项测试任务来讲，编程起来比较麻烦，无法将各个机器的测试流程编辑在一份程序中，需要编写多份不同的程序，彼此之间还要设计Trig信号来协同工作。
[0005]常规处理器流程，分为提取，解码，执行，写回四个阶段，流水执行，指令来源固定。通过机器码无法直接寻址网络设备。

技术实现思路

[0006]本专利技术的目的在于：为解决现有技术的不足，提供了一种多机设备组网架构。
[0007]本专利技术公开的一种多机设备组网架构，包括主机和若干从机设备，所述主机与从机设备组成环形网络，每个所述从机设备挂载在主机的多线程脚本处理器数据总线上，所述主机利用多线程脚本处理器控制各个从机设备完成多机测试流程。
[0008]进一步地，所述多线程脚本处理器包括脚本处理核、取指控制器和多个取指口，每个所述取指口对应一条线程，所述取指控制器识别线程设置状态和当前执行状态进行轮转切换，所述脚本处理核具有网络路由功能，机器码可直接寻址网络上从机设备的各个模块。
[0009]进一步地，所述线程包括Normal线程、系统程序块线程和批处理线程，所述Normal线程取指来源于FIFO，用于为各个从机设备加载参数和程序；所述系统程序块线程用于作为Normal线程的补充或执行本机系统任务；所述批处理线程运行预先编辑好的完整脚本，执行完整的测试流程，主机利用所述批处理线程直接控制从机设备各个模块，协同完成复杂测试任务。
[0010]进一步地，所述系统程序块线程作为Normal线程的补充，将循环执行的指令块，发送至系统程序块指定地址中，由Normal线程启动执行或ARM直接启动，结束时，所述系统程序块线程自行执行退出指令，退出前，所述系统程序块线程调用中断指令，通知ARM。
[0011]进一步地，所述多线程脚本处理器取指指令包含真指令和伪指令，真指令由多线程脚本处理器执行完成，根据数据寻址方式，通过多线程脚本处理
器数据总线获取源操作数，多线程脚本处理器产生目标操作数，再将目标操作数送到目标地址；伪指令由多线程脚本处理器触发ARM执行。
[0012]进一步地，所述伪指令包含阻塞式伪指令和非阻塞式伪指令，当执行阻塞式伪指令时，多线程脚本处理器停止运行，同时产生中断信号给ARM，ARM在处理中断程序时，获取多线程脚本处理器当前伪指令，完成对应指令操作，再恢复多线程脚本处理器的运行；当执行非阻塞式伪指令，多线程脚本处理器将非阻塞式伪指令写入伪指令FIFO，同时产生中断，ARM处理中断程序时，从FIFO读取缓存的伪指令，完成对应指令操作。
[0013]进一步地，所述主机与从机设备可配成一个组或多组，被配置成一个组时，主机向组内从机设备群发指令，实现组内操作同步；被配置成多组时，指令位的占用权由多个组中的主机轮转切换，组间通过独立同步位进行同步，实现多组多脚本同步。
[0014]进一步地，每个所述从机设备通过光纤挂载在主机的多线程脚本处理器数据总线上，所述主机利用多线程脚本处理器通过光纤通讯控制各个从机设备完成多机用户测试流程。光纤通讯位包含多线程脚本处理器数字总线映射的光纤指令位、独立同步位、CAN总线位。
[0015]本专利技术的有益效果：1、本专利技术公开的一种多机设备组网架构，利用多线程脚本处理器控制各设备模块，完成多机用户测试流程，多线程脚本处理器在多机设备组网中的使用，主CPU也可利用多线程功能，对多线程脚本处理器发读写指令，完成临时读写功能，不影响用户测试流程的运行；2、即使三线程全开，每条线程的处理速率也大于网络通讯速率，不会带来系统速率损失，传输速度高，各通道响应处理实时性强，抗干扰性强，由于复用处理核心和接口，对FPGA资源开销小，效率高；3、对主机（上位机）控制方式兼容性好，批处理方式和指令流方式（边解释边执行）均可支持；4、在多机设备工作模式下，主机可利用批处理线程执行本机测试脚本，利用normal线程和系统程序线程为各从机设备加载参数，回读参数，或者临时穿插本机操作任务，相比通过软件实现多线程调度，不会带来阻塞处理，现场保护以及恢复等问题，更加简洁，高效，灵活，可靠。
附图说明
[0016]图1是本专利技术公开的源表产品通过光纤组网结构示意图。
[0017]图2是本专利技术公开的多线程脚本处理器结构示意图。
[0018]图3是本专利技术公开的多机设备group同步示意图。
[0019]图4是本专利技术公开的主机信息流框图。
[0020]图5是本专利技术公开的从机设备信息流框图。
具体实施方式
[0021]下面对本专利技术的实施例作详细说明，本实施例在以本专利技术技术方案为前提下进行
实施，给出了详细的实施方式和具体的操作过程，但本专利技术的保护范围不限于下述的实施例。
[0022]本专利技术公开了一种多机设备组网架构，包括主机和若干从机设备，如图1所示，在本实施例中，主机为与上位机相连的设备，如果没有与上位机相连，可任选一台设备作为主机，主机与上位机之间可通过网线或者GPIB等进行通信，本专利技术方案，上位机不是必须的。主机（设备1）与各个从机（设备2、设备3和设备4）采用光纤环形组网，主机为各从机转发上位机下达的数据和指令，多个设备可挂载在一台设备的多线程脚本处理器数据总线上。设备2、设备3和设备4通过光纤挂载在设备1的多线程脚本处理器数据总线上，主机利用多线程脚本处理器通过光纤通讯控制从机各个模块完成多机用户测试流程。光纤通讯位包含独立同步位、CAN总线位和多线程脚本处理器数字总线映射的光纤指令位，独立同步位可配置成Trig信号，用于多机设备间实时Trig信号的传输，实现多机设备多线程脚本同步。根据脚本程序设置，支持各种应用场景的信号同步。主机或从机设备为电子测试设备，例如源表。通信物料介质不限于光纤，还包括同轴线缆、光纤线缆、空气或适用于电光射频、红外或其他类型的通信的任何其他介质。
[0023]如图2所示，所述多线程脚本处理器包括脚本处理核、取指控制器和多个取指口。每个所述取指口对应一条线程。所述取指控制器识别线程设置状态和当前执行状态，进行轮转切换。所述脚本处理核具有网络路由功能，用于解码，执行，写回，机器码可直本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多机设备组网架构，其特征在于：包括主机和若干从机设备，所述主机与从机设备组成环形网络，每个所述从机设备挂载在主机的多线程脚本处理器数据总线上，所述主机利用多线程脚本处理器控制各个从机设备完成多机测试流程，所述多线程脚本处理器包括脚本处理核、取指控制器和多个取指口，每个所述取指口对应一条线程，所述取指控制器识别线程设置状态和当前执行状态进行轮转切换，所述脚本处理核具有网络路由功能，机器码可直接寻址网络上从机设备的各个模块。2.根据权利要求1所述的多机设备组网架构，其特征在于：所述线程包括Normal线程、系统程序块线程和批处理线程，所述Normal线程取指来源于FIFO，用于为各个从机设备加载参数和程序；所述系统程序块线程用于作为Normal线程的补充或执行本机系统任务；所述批处理线程运行预先编辑好的完整脚本，执行完整的测试流程，主机利用所述批处理线程直接控制从机设备各个模块，协同完成复杂测试任务。3.根据权利要求2所述的多机设备组网架构，其特征在于：所述系统程序块线程作为Normal线程的补充，将循环执行的指令块，发送至系统程序块指定地址中，由Normal线程启动执行或ARM直接启动，结束时，所述系统程序块线程自行执行退出指令，退出前，所述系统程序块线程调用中断指令，通知ARM。4.根据权利要求3所述的多机设备组网架构，其特征在于：所述多线程脚本处理器取指指令包含真指令和伪指令，真指令由多线程脚本处...

【专利技术属性】
技术研发人员：ꢀ五一IntClH零四L一二四零三，
申请(专利权)人：艾德克斯电子南京有限公司，
类型：发明
国别省市：