一种差分输入电压电荷比例缩放SAR_ADC制造技术

一种差分输入电压电荷比例缩放SAR_ADC，属于集成电路领域，本发明专利技术为解决常用的多位SAR_ADC电路需要大量的电容占用芯片面积的问题。本发明专利技术包括VREF分压器、电容阵列DAC1、电容阵列DAC2、比较器、SAR逻辑电路和N位寄存器；电容阵列DAC1和电容阵列DAC2均采用A+B位组合式DAC，高位A部分为电容式缩放，低位B部分为参考电压式缩放，N＝A+B；VREF分压器为电容阵列DAC1和电容阵列DAC2提供电压；电容阵列DAC1和电容阵列DAC2接入差分输入信号VREF

【技术实现步骤摘要】
一种差分输入电压电荷比例缩放SAR_ADC


[0001]本专利技术涉及逐次逼近寄存器型(SAR)模数转换器(ADC)中的DAC电路结构，属于集成电路领域。

技术介绍

[0002]信号处理最重要的功能之一就是在模拟和数字信号之间进行转换。模数转换器(ADC)的功能是将输入的模拟信号转换为对应的二进制数字字符码。由于模拟信号在时间和幅值上都是连续的，而数字码则是离散，因此ADC系统中包含信号采样和保持过程。ADC类型中的逐次逼近型本质是二分查找法，以查找在1
‑
16中的随机数为例，首先确定该数是否比8大还是比8小，如果该数比8大，那么是否比12大或者比12小。第三次查找在第二次查找的区间进一步缩小范围，如此继续下去直到找到相应的数。
[0003]图1给出了模数转换器(ADC)的原理框图，模拟输入电压Vin、DAC输出电压Vo在比较器中进行比较，V
REF
是提供给ADC的基准电压，为实现二进制搜索算法，N位寄存器首先设置在中间刻度(即：100
…
00，MSB设置为1)。这样，DAC输出电压Vo被设为V
REF
/2。然后，比较判断Vin和Vo的大小关系，如果Vin小于Vo，则比较器输出逻辑高电平或1，N位寄存器的MSB清0。相反，如果Vin大于或等于Vo，则比较器输出逻辑低电平，N位寄存器的MSB保持1。随后，控制逻辑电路移至下一位，并将该位设置为高电平，进行下一次比较。这个过程一直持续到LSB。上述操作结束后，也就完成了转换，N位转换结果储存在寄存器内。
[0004]下面以图2给出的常用三位SAR_ADC的电路的结构为例进行具体分析。图2中，DAC常见结构为图3所示电容网络，图2中，COMP是电压比较器，当Vin≥Vo时比较器的输出Vout＝0；当Vin＜Vo时比较器的输出Vout＝1。FFA、FFB、FFC三个触发器组成3位寄存器，触发器FF1
‑
FF5和门电路G1
‑
G9组成控制逻辑电路。
[0005]转换前先将FFA、FFB、FFC置零，同时将FF1
‑
FF5组成的环形移位寄存器置成Q1Q2Q3Q4Q5＝10000状态。
[0006]转换控制信号VL变成高电平后，转换开始。第一个CLK脉冲到达后，FFA被置1而FFB、FFC被置0。这时寄存器的状态Q
A
Q
B
Q
C
＝100加到DAC的输入端，并在DAC转换器的输出端得到相应的模拟电压V
O
。比较器C比较V
O
和Vin的电压值：当Vin≥V
O
，则Vout＝0；当Vin＜V
O
，则Vout＝1。同时，移位寄存器右移一位，使得Q1Q2Q3Q4Q5＝01000。
[0007]第二个CLK脉冲到达时FFB被置成1。如果原来的Vout＝1，则FFA被置0；如果原来的Vout＝0，则FFA保持为1。同时移位寄存器右移一位，变为00100状态。
[0008]第三个CLK脉冲到达时FFC被置成1。如果原来的Vout＝1，则FFB被置0；如果原来的Vout＝0，则FFB保持为1。同时移位寄存器右移一位，变为00010状态。
[0009]第四个CLK脉冲到达时，同样根据这时的Vout的状态决定FFC的1是否保留。这时FFA、FFB、FFC的状态就是所要转换的结果。同时，移位寄存器右移一位，变成00001状态。由于Q5＝1，于是FFA、FFB、FFC的状态通过传输门G6、G7、G8传送到输出端。
[0010]第五个CLK脉冲到达后，移位寄存器右移一位，使得Q1Q2Q3Q4Q5＝10000，返回初始状
态。同时，由于Q5＝0，传输门G6、G7、G8被封锁，转换输出信号消失。
[0011]图3所示DAC是在图2中ADC被使用到的权电容网络，它是利用电容分压原理工作。其中C0、C1、C2的电容量依次按照2的乘方倍数递增。开关S0、S1、S2、的状态分别由输入数字信号d0、d1、d2控制。当di＝1时对应开关Si接到参考电压V
REF
一边；而当di＝0时对应开关Si接到地，i＝0,1,2。
[0012]转换前让所有开关接地，使全部电容器充分放电。然后断开S
D
，将输入信号并行地加到输入端d0、d1、d2。
[0013]根据电容分压原理，输出模拟电压的表达式为：
[0014][0015]Ct表示所有电容值的总和。
[0016]实际应用中，逐次逼近寄存器型模数转换器SAR_ADC中DAC的单个电容存在容值误差，并且电容列阵需要高度匹配才能减小工艺角的影响。例如一个12位DAC一共需要4095个单位电容，这些电容将占据芯片很大一块面积，并且高度匹配大量的电容显然是很困难的，在加上单个电容容值误差，和单端模拟信号输入抗干扰能力弱，将大大影响ADC的有效位数和线性性能。

技术实现思路

[0017]本专利技术目的是为了解决常用的多位SAR_ADC电路需要大量的电容占用芯片面积且版图无法高度匹配，单端模拟信号输入抗干扰能力弱，无法满足多位高速高带宽ADC的设计需求的问题，提供了一种差分输入电压电荷比例缩放SAR_ADC。
[0018]本专利技术所述一种差分输入电压电荷比例缩放SAR_ADC，包括VREF分压器、电容阵列DAC1、电容阵列DAC2、比较器、SAR逻辑电路和N位寄存器；电容阵列DAC1和电容阵列DAC2均采用A+B位组合式DAC，高位A部分为电容式缩放，低位B部分为参考电压式缩放，N＝A+B；
[0019]VREF分压器为电容阵列DAC1和电容阵列DAC2提供电压；
[0020]电容阵列DAC1和电容阵列DAC2接入差分输入信号VREF
‑
AD和AD，其中VREF为系统参考电压，AD为模拟输入信号；
[0021]电容阵列DAC1和电容阵列DAC2在SAR逻辑电路控制下各输出N次电压值，每次输出电压VO1和VO2经由比较器作差比较，每次比较结果作为一个有效位存储在N位寄存器中，经过N次比较形成的转换结果输出。
[0022]优选地，电容阵列DAC1和电容阵列DAC2的结构相同，控制端A、C接线相反；
[0023]电容阵列DAC1包括采样开关SX、电容C0
‑
C(A+B
‑
1)和三端子开关S0
‑
S(A+B
‑
1)；
[0024]电容C0
‑
C(A+B
‑
1)的一端同时连接输出端口VO1和开关SX的一端；
[0025]开关SX的另一端连接基准电压VREF分压器输出的电压V
REF
/2；
[0026]电容C0
‑
C(A+B
‑
1)的另一端分别依次对应连接三端子开关S0
‑
S(本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种差分输入电压电荷比例缩放SAR_ADC，其特征在于，包括VREF分压器、电容阵列DAC1、电容阵列DAC2、比较器、SAR逻辑电路和N位寄存器；电容阵列DAC1和电容阵列DAC2均采用A+B位组合式DAC，高位A部分为电容式缩放，低位B部分为参考电压式缩放，N＝A+B；VREF分压器为电容阵列DAC1和电容阵列DAC2提供电压；电容阵列DAC1和电容阵列DAC2接入差分输入信号VREF
‑
AD和AD，其中VREF为系统参考电压，AD为模拟输入信号；电容阵列DAC1和电容阵列DAC2在SAR逻辑电路控制下各输出N次电压值，每次输出电压VO1和VO2经由比较器作差比较，每次比较结果作为一个有效位存储在N位寄存器中，经过N次比较形成的转换结果输出。2.根据权利要求1所述一种差分输入电压电荷比例缩放SAR_ADC，其特征在于，电容阵列DAC1和电容阵列DAC2的结构相同，控制端A、C接线相反；电容阵列DAC1包括采样开关SX、电容C0
‑
C(A+B
‑
1)和三端子开关S0
‑
S(A+B
‑
1)；电容C0
‑
C(A+B
‑
1)的一端同时连接输出端口VO1和开关SX的一端；开关SX的另一端连接基准电压VREF分压器输出的电压V
REF
/2；电容C0
‑
C(A+B
‑
1)的另一端分别依次对应连接三端子开关S0
‑
S(A+B
‑
1)的确定端头；GND同时连接三端子开关S(A+B
‑
1)
‑
S(B
‑
1)的A端、三端子开关S0
‑
S(B
‑
2)的A和B端；VREF
‑
AD同时连接三端子开关S(A+B
‑
1)
‑
S(B
‑
1)的B端子；VREF同时连接三端子开关S(A+B
‑
1)
‑
S(B)的C端子；三端子开关S0
‑
S(B
‑
1)的C端分别依次连接基准电压VREF分压器输出的V
REF
/2
B
、V
REF
/2
B
‑1、
……
V
REF
/2；电容阵列DAC2包括采样开关SX、电容C0
‑
C(A+B
‑
1)和三端子开关S0
‑
S(A+B
‑
1)；电容C0
‑
C(A+B
‑
1)的一端同时连接输出端口VO2和开关SX的一端；开关SX的另一端连接基准电压VREF分压器输出的电压VREF/2；电容C0
‑
C(A+B
‑
1)的另一端分别依次对应连接三端子开关S0
‑
S(A+B
‑
1)的确定端头；GND同时连接三端子开关S(A+B
‑
1)
‑
S(B
‑
1)的C端、三端子开关S0
‑
S(B
‑
2)的C和B端；VREF
‑
AD同时连接三端子开关S(A+B
‑
1)
‑
S(B
‑
1)的B端子；VREF同时连接三端子开关S(A+B
‑
1)
‑
S(B)的A端子；三端子开关S0
‑
S(B
‑
1)的A端分别依次连接基准电压VREF分压器输出的V
REF
/2
B
、V
REF
/2
B
‑1、
……
V
REF
/2。3.根据权利要求2所述一种差分输入电压电荷比例缩放SAR_ADC，其特征在于，SAR逻辑电路包括开关移位寄存器和N个开关控制器SW_CTL<i>，i＝0,1,
…
,N
‑
1；开关移位寄存器根据时钟信号CLK依次产生控制信号SR<i>去驱动对应的开关控制器SW_CTL<i>工作，产生控制三端子开关S(A+B
‑
1)
‑
S0的控制端A、B、C的控制信号；开关控制器SW_CTL<i>包括反相器INV、触发器D1、或门or1和或非门nor1，SR<i>信号同时连接反相器INV的输入端、或门or1的一输入端；反相器INV的输出端连接D触发器D1的时钟输入端；Q信号线连接D触发器D1的数据输入端D；D触发器D1的输出Q连接或门or1的另一输入端；或门or1的输出端连接或非门nor1的一输入端，并输出用于控制三端子开关S(A+B
‑
1)
‑
S0...

【专利技术属性】
技术研发人员：熊守芬，李景虎，赖杨林，黄辉，罗文宇，郭赢寰，涂航辉，
申请(专利权)人：厦门亿芯源半导体科技有限公司，
类型：发明
国别省市：