基于半概率计算的部分并行LDPC译码器制造技术

本发明专利技术公开了基于半概率计算的部分并行LDPC译码器，涉及无线通信领域，解决了传统的概率计算在面对低度的变量节点时性能恶化严重和不能应用分层译码的问题，其技术方案要点是：校验节点更新模块包括：前向转换单元，用于将变量节点信息转换成固定长度的全相关随机比特流以实现校验节点信息的更新处理；信息累加单元，用于将全相关随机比特流经过硬件电路运算后转换成校验节点传递给变量节点的概率信息。本发明专利技术将比特流重新转化为概率值后进行层间信息的传递，可将基于概率计算的译码算法应用于分层译码算法，在获得分层译码算法优秀的译码算法性能的同时，又通过概率计算降低了译码算法硬件实现的复杂度。译码算法硬件实现的复杂度。译码算法硬件实现的复杂度。

【技术实现步骤摘要】
基于半概率计算的部分并行LDPC译码器


[0001]本专利技术涉及无线通信领域，更具体地说，它涉及基于半概率计算的部分并行LDPC译码器。

技术介绍

[0002]概率计算是一种将概率值转化为随机比特流的技术。近年来，将概率计算应用于LDPC的译码是一个研究的热点，传统的基于概率计算的LDPC译码器解决了经典的BP译码算法中校验节点的计算复杂度太高的问题。映射到概率域的随机比特流后，每个校验节点的计算简化到了几个异或门。这种算法应用到规则的，校验节点和变量节点的度都比较高的LDPC码时，在硬件实现复杂度不高的同时，也表现出优异的译码性能。例如，已经有大量的文献表明，IEEE 802.3an标准中的规则的LDPC在使用基于概率计算的译码器时，译码性能优秀而且硬件实现复杂度低。
[0003]LDPC的部分并行译码算法解决了全并行译码时硬件开销太大的难题，比如，5G NR的LDPC的最长的码长为26112比特，如果全并行译码，译码器将占据很大的硬件面积。并且分层部分并行算法天然的契合了QC
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LDPC的分层结构。将校验矩阵按行本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.基于半概率计算的部分并行LDPC译码器，包括：变量节点更新模块(3)，用于对迭代过程中的变量节点信息进行更新运算；校验节点更新模块(7)，用于对迭代过程中的校验节点信息进行更新运算；后验概率更新模块(11)，用于对迭代过程中的后验概率信息进行更新运算；其特征是，所述校验节点更新模块(7)包括：前向转换单元(14)，用于将变量节点信息转换成固定长度的全相关随机比特流以实现校验节点信息的更新处理；信息累加单元，用于将全相关随机比特流经过硬件电路运算后转换成校验节点传递给变量节点的概率信息。2.根据权利要求1所述的基于半概率计算的部分并行LDPC译码器，其特征是，所述校验节点信息的符号位对应的前向转换单元(14)采用第三寄存器(25)；所述校验节点信息的数据位对应的前向转换单元(14)由异或门(15)、第一多路复用器(16)、第二多路复用器(17)、第一寄存器(18)和比较器(19)组成；所述异或门(15)，用于求解变量节点信息中表征概率信息的绝对值；所述第一多路复用器(16)，用于限制向比较器(19)传递的幅值大小；所述第二多路复用器(17)，用于在校验节点的度小于最大的度时向比较器(19)传递最大的幅度值；所述第一寄存器(18)，用于将变量节点传递给校验节点信息的绝对值保持N个周期以及产生随机数；所述比较器(19)，用于将变量节点信息与随机数比较得到全相关随机比特流。3.根据权利要求1所述的基于半概率计算的部分并行LDPC译码器，其特征是，所述信息累加单元由第一异或单元(20)、第二异或单元(21)、第一与门(22)、第二与门(26)、加法器(23)和第二寄存器(24)组成；所述第一异或单元(20)，用于求得所有符号位的异或；所述第二异或单元(21)，用于采用半广播的方式求得每个校验方程中每个校验信息的符号位；所述第一与门(22)，用于将变量节点传递到校验节点的数据位相与，得到校验节点信息的数据位；所述第二与门(26)，用于将两比特的符号位和数据位转化成两比特的二进制补码数；所述加法器(23)，用于将两比特的二进制补码数相加后重新表征为概率值；所述第二寄存器(24)，用于将两比特的进制补码数相加过程的中间值暂存。4.根据权利要求1所述的基于半概率计算的部分并行LDPC译码器，其特征是，所述全相关随机比特流的转换过程中每个比较器(19)共用同一个随机数。5.根据权利要求1
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4任意一项所述的基于半概率计算的部分并行LDPC译码器，其特征...

【专利技术属性】
技术研发人员：王富杰，韩凯宁，胡剑浩，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：