一种基于FPGA的LDPC编码方法及编码器技术

本发明专利技术公开了一种基于FPGA的LDPC编码方法及编码器，地址控制模块，用于生成第一计数器信号和第一地址信号；校验比特计算模块，用于接收第一输入码元以及每个时钟周期的所述第一计数器信号和第一地址信号，并将所述第一计数器信号和第一地址信号与第一输入码元进行数据同步，并输出第一读写地址，将第一读写地址中得到的第一数据和当前时钟周期输入的信息码字进行异或后，再写回原位置；校验比特生成模块，用于读取所述校验比特计算模块中的异或结果，并对得到的异或结果进行运算，得到最终的奇偶校验码字；达到高吞吐率、低资源占用率的效果。用率的效果。用率的效果。

【技术实现步骤摘要】
一种基于FPGA的LDPC编码方法及编码器


[0001]本专利技术涉及编码
，更为具体地是特别涉及一种基于FPGA的LDPC编码方法及编码器。

技术介绍

[0002]LDPC码是一类性能逼近香农极限的纠错码，也是当今信道编码领域的研究热点之一。Gallager在上世纪六十年代初提出LDPC码时，由于受到当时硬件条件的限制并没有得到应用，随着大规模集成电路技术的发展，LDPC码已经从理论研究进入了实用发展的阶段。而FPGA具有高吞吐率、高带宽、灵活可编程的特点，是通信系统中重要的硬件载体，尤其是5G时代的到来，FPGA在通讯行业大放异彩。
[0003]随着空间技术和通信技术的发展，人们对卫星数据传输速率和可靠性的要求不断提高，信道编码是提高数据传输可靠性的关键技术。LDPC码是目前纠错编码领域研究最多且最有前景的编码技术，移动通信(如5G)、光纤、磁介质设备广泛采用LDPC编码技术。各种卫星通信系统均采用了LDPC码，如CCSDS标准和欧洲第二代数字卫星电视广播DVB
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S2标准，DVB
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S2标准提供了一种强大的前向纠错编码方案，该系统的纠错编码采用LDPC与BCH级联码，现阶段还对DVB
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S2标准的LDPC码进行扩展，形成了DVB
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S2X标准，进一步奠定了LDPC码的重要性。
[0004]因此，急需要一种基于FPGA的LDPC编码方法及编码器。

技术实现思路

[0005]为了解决现有问题，本专利技术提供一种基于FPGA的LDPC编码方法及编码器，达到高吞吐率、低资源占用率的效果。
[0006]第一方面，本专利技术提供了一种基于FPGA的LDPC编码器，包括地址控制模块，用于生成第一计数器信号和第一地址信号；校验比特计算模块，用于接收第一输入码元以及每个时钟周期的所述第一计数器信号和第一地址信号，并将所述第一计数器信号和第一地址信号与第一输入码元进行数据同步，并输出第一读写地址，将第一读写地址中得到的第一数据和当前时钟周期输入的信息码字进行异或后，再写回原位置；校验比特生成模块，用于读取所述校验比特计算模块中的异或结果，并对得到的异或结果进行运算，得到最终的奇偶校验码字。达到高吞吐率、低资源占用率的效果。
[0007]校验比特计算模块每接收一个原始码元，会同步接收到该码元对应一组的第一计数信号和第一地址信号。地址计算单元会根据第一计数信号和第一地址信号计算出一个值(假设叫j)，该值是校验比特计算模块中check_ram的读写地址。首先读出check_ram的j地址下的值，将存储器中读出的数与当前的码元进行异或后，再写回原位置(也就是j对应的位置)；计算出当前码元对应的地址，读出该地址的原始数据与自身异或，然后再写回去。
[0008]在本申请的部分实施例中，所述地址模块包括计数器和地址表存储单元，所述计数器用于生成第一计数信号，所述地址表存储单元用于生成第一地址信号，所述计数器对
输入的信息码元进行计数。
[0009]在本申请的部分实施例中，所述第一计数器信号用于对帧内比特进行计数，在0
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359内循环计数，并将第一计数器信号传输给所述校验比特计算模块。
[0010]在本申请的部分实施例中，所述计数器还生成第二计数器信号，用于对帧进行计数，当检测到所述第一计数器信号到357时，所述第二计数器信号的数值加1，且所述第二计数器信号在0
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34内循环计数，第二计数器信号为所述地址表存储单元的第二读写地址。
[0011]在本申请的部分实施例中，所述校验比特计算模块包括三级流水控制单元和3路地址计算单元，所述三级流水控制单元将每个时钟周期接收到的第一输入码元、第一计数器信号和第一地址信号进行数据同步，并轮流输入到3路地址计算单元中。
[0012]在本申请的部分实施例中，3路地址计算单元包括第一地址计算单元、第二地址计算单元和第三地址计算单元，每个地址计算单元对应设置有一个存储单元，将数据轮流输入到第一地址计算单元、第二地址计算单元和第三地址计算单元以及相对应的存储单元中，并输出第一读写地址。每路地址计算单元相互独立，第一个时钟周期，第一个码元进来以后，会同步接收到一个第一计数信号和第一地址信号，流水控制模块会将这三个数送入第一路地址计算单元，计算得到一个读写地址，将check_ram1对应的该地址下的值读出，异或，再写回第二个时钟周期，来第二个码元，流水控制模块会将这新的3个数送入第二路计算单元和存储单元；第三个码元同理，流水控制单元会将其送入第三路；第四个码元来，又送第一路，如此循环。
[0013]在本申请的部分实施例中，所述校验比特生成模块包括复用功能单元，从地址0
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3599同步读取所述第一地址计算单元、第二地址计算单元和第三地址计算单元分别对应的存储单元，对第一个时钟周期得到的数据进行二进制加法得到第一数据并将其延迟一个时钟周期，将两个时钟周期得到的第一数据进行异或，得到奇偶校验码字。让第一个数据延迟一个时钟周期(等待，保留一个时钟周期)，同时去读第二组，得到第二数据，是把第一个加法结果和第二个加法结果进行异或，第二个加法结果和第三个加法结果异或。
[0014]第二方面，一种基于FPGA的LDPC编码方法，包括以下步骤：通过地址控制模块生成第一计数器信号和第一地址信号；通过校验比特计算模块接收第一输入码元以及每个时钟周期的所述第一计数器信号和第一地址信号，并将所述第一计数器信号和第一地址信号与第一输入码元进行数据同步，并输出第一读写地址，将第一读写地址中得到的第一数据和当前时钟周期输入的信息码字进行异或后，再写回原位置；通过校验比特生成模块读取所述校验比特计算模块中的异或结果，并对得到的异或结果进行运算，得到最终的奇偶校验码字。
[0015]在本申请的部分实施例中，，所述地址模块包括计数器和地址表存储单元，所述计数器用于生成第一计数信号，所述地址表存储单元用于生成第一地址信号，所述计数器对输入的信息码元进行计数；所述第一计数器信号用于对帧内比特进行计数，在0
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359内循环计数，并将第一计数器信号传输给所述校验比特计算模块；所述计数器还生成第二计数器信号，用于对帧进行计数，当检测到所述第一计数器信号到357时，所述第二计数器信号的数值加1，且所述第二计数器信号在0
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34内循环计数，第二计数器信号为所述地址表存储单元的第二读写地址。
[0016]在本申请的部分实施例中，所述校验比特计算模块包括三级流水控制单元和3路
地址计算单元，所述三级流水控制单元将每个时钟周期接收到的第一输入码元、第一计数器信号和第一地址信号进行数据同步，并轮流输入到3路地址计算单元中；3路地址计算单元包括第一地址计算单元、第二地址计算单元和第三地址计算单元，将数据轮流输入到第一地址计算单元、第二地址计算单元和第三地址计算单元中，输出第一读写地址。
[0017]本专利技术的有益效果是：本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的LDPC编码器，其特征在于，包括地址控制模块，用于生成第一计数器信号和第一地址信号；校验比特计算模块，用于接收第一输入码元以及每个时钟周期的所述第一计数器信号和第一地址信号，并将所述第一计数器信号和第一地址信号与第一输入码元进行数据同步，并输出第一读写地址，将第一读写地址中得到的第一数据和当前时钟周期输入的信息码字进行异或后，再写回原位置；校验比特生成模块，用于读取所述校验比特计算模块中的异或结果，并对得到的异或结果进行运算，得到最终的奇偶校验码字。2.根据权利要求1所述的一种基于FPGA的LDPC编码器，其特征在于，所述地址模块包括计数器和地址表存储单元，所述计数器用于生成第一计数信号，所述地址表存储单元用于生成第一地址信号，所述计数器对输入的信息码元进行计数。3.根据权利要求2所述的一种基于FPGA的LDPC编码器，其特征在于，所述第一计数器信号用于对帧内比特进行计数，在0
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359内循环计数，并将第一计数器信号传输给所述校验比特计算模块。4.根据权利要求3所述的一种基于FPGA的LDPC编码器，其特征在于，所述计数器还生成第二计数器信号，用于对帧进行计数，当检测到所述第一计数器信号到357时，所述第二计数器信号的数值加1，且所述第二计数器信号在0
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34内循环计数，第二计数器信号为所述地址表存储单元的第二读写地址。5.根据权利要求1所述的一种基于FPGA的LDPC编码器，其特征在于，所述校验比特计算模块包括三级流水控制单元和3路地址计算单元，所述三级流水控制单元将每个时钟周期接收到的第一输入码元、第一计数器信号和第一地址信号进行数据同步，并轮流输入到3路地址计算单元中。6.根据权利要求5所述的一种基于FPGA的LDPC编码器，其特征在于，3路地址计算单元包括第一地址计算单元、第二地址计算单元和第三地址计算单元，每个地址计算单元对应设置有一个存储单元，将数据轮流输入到第一地址计算单元、第二地址计算单元和第三地址计算单元以及相对应的存储单元中，并输出第一读写地址。7.根据权利要求6所述的一种基于FPGA的LDPC编码器，其特征在于...

【专利技术属性】
技术研发人员：杨柯，吴新春，黄孝兵，李德鑫，成鑫才，朱书霖，
申请(专利权)人：强华时代成都科技有限公司，
类型：发明
国别省市：