Delta-Sigma调制器制造技术

本发明专利技术公开了一种Delta

【技术实现步骤摘要】
Delta
‑
Sigma调制器


[0001]本专利技术涉及集成电路
，尤其是涉及一种Delta
‑
Sigma调制器。

技术介绍

[0002]随着移动通信标准的发展，通信系统中对于模数转换器(ADC)的要求在不断提高，除了要求较大的工作带宽和动态范围，还要求ADC具有较低的功耗。
[0003]连续时间的Delta
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Sigma调制器(CT
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DSM)，是一种使用较为普遍的ADC结构，其通过采用过采样、噪声整形以及数字滤波技术，实现了较高的转换精度。然而，CT
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DSM在同时满足大带宽和高动态范围的情况下，只能工作在低过采样率下。为此，我们便需要对调制器的噪声性能进行优化，而这就需要引入高阶噪声传输方程(high
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order noise transfer function，high
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order NTF)，也就是需要用到高阶环路滤波器。但是高阶环路滤波器所引入的相位延迟会导致系统的不稳定，并且高阶环路滤波器需要用到较多的运算放大器，而运算放大器对功耗的消耗很大，最终会导致调制器的功耗较大。为了避免使用过于高阶的环路滤波器，一般会在调制器系统中采用多位的量化器，但多位量化器比起1bit的量化器，同样具有较大的功耗和较差的线性度等缺点。
[0004]因此，为了满足大带宽、高动态范围和低功耗的需求，在调制器的设计中，需要对环路滤波器的阶数、量化器的分辨率和过采样速率进行平衡。在C.Briseno
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Vidrios,A.Edward,A.Shafik,S.Palermo and J.Silva
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Martinez,"A 75
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MHz continuous
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time sigma
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delta modulator employing a broadband low
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power highly efficient common
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gate summing stage"中，通过3阶的CT
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DSM实现了64.9db的SNDR(信噪失真比)和75MHz的带宽，但由于过采样速率在21.3，所以调制器必须工作在3.2GHz下才能获得较高的带宽，这使得量化器架构必须使用快闪(FLASH)，同时在可以接受的额外环路延迟(Excess Loop Delay，ELD)情况下，量化器为4位的分辨率。而在S.Ho,C.
‑
L.Lo,J.Ru and J.Zhao,"A 23mW 73dB dynamic range 80MHz BW continuous
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time delta
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sigma modulator in 20nm CMOS"中，这个调制器通过增加环路滤波器的阶数将过采样速率和工作频率分别降低到了13.65和2.18GHz，并同样获得了类似的带宽和SNDR，然而由于数字ELD补偿方案降低了量化器的速度和线性度，量化器的分辨率被限制到了3位。而在S.Wu,T.Kao,Z.Lee,P.Chen and J.Tsai,"A 160MHz
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BW 72dB
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DR 40mW continuous
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time Delta
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Sigma modulator in 16nm CMOS with analog ISI
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reduction technique"和S.Huang,N.Egan,D.Kesharwani,F.Opteynde and M.Ashburn,"A125MHz
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BW 71.9dB
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SNDR VCO
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based CT Delta
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Sigma ADC with segmented phase
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domain ELD compensation in 16nm CMOS"中，都有较为合理的过采样速率10以及分别为5位和7位的量化分辨率，但在前一篇文章中，环路滤波器中的放大器的低开环增益削弱了带内量化噪声的抑制能力；而在后一篇文章中，由于量化器通过一个7位的压控振荡器(VCO)在低功耗下实现了高速，因而需要一个耗电的ELD补偿旋转器，这也使得功耗被额外提升。

技术实现思路

[0005]本专利技术旨在至少解决现有技术中存在的技术问题之一。为此，本专利技术提出了一种Delta
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Sigma调制器，能够有效降低功耗。
[0006]根据本专利技术实施例的Delta
‑
Sigma调制器，包括：环路滤波器，包括依次串联连接的多级积分器，且多级所述积分器之间形成前馈通路；多位量化器，输入端与所述环路滤波器的输出端电性连接，所述多位量化器包括依次连接的粗量化器和细量化器；延迟器，输入端与所述多位量化器的输出端电性连接；反馈DAC，输入端与所述延迟器的输出端电性连接，所述反馈DAC的输出端与所述环路滤波器的输入端电性连接；其中，所述前馈通路配置为补偿所述延迟器引入的额外环路延迟。
[0007]根据本专利技术实施例的Delta
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Sigma调制器，至少具有如下有益效果：通过在多级积分器之间形成前馈通路，用级联前馈积分器的方式代替了传统的级联反馈积分器的方式，从而避免了使用过多的反馈DAC来进行反馈，并且能够对延迟器所引入的额外环路延迟进行补偿，最终有效地降低Delta
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Sigma调制器的功耗和延迟。
[0008]根据本专利技术的一些实施例，所述环路滤波器包括依次串联连接的第一级积分器、第二级积分器和第三级积分器，且所述第二级积分器为双二阶积分器。
[0009]根据本专利技术的一些实施例，所述第一级积分器包括：第一运算放大器，输出端与所述第二级积分器的输入端电性连接；第一电阻，第一端与所述第一运算放大器的输入端电性连接；第一电容，第一端与所述第一电阻的第二端电性连接，所述第一电容的第二端与所述第一运算放大器的输出端电性连接。
[0010]根据本专利技术的一些实施例，所述第二级积分器包括：第二电阻，第一端与所述第一运算放大器的输出端电性连接；第二运算放大器，输入端与所述第二电阻的第二端电性连接；第三电阻，第一端与所述第二运算放大器的输出端电性连接，所述第三电阻的第二端与所述第三级积分器的输入端电性连接；第四电阻，与所述第二运算放大器并联连接；第二电容，与所述第四电阻并联连接；第三运算放大器，输入端与所述第二电容的第一端电性连接；第五电阻，第一端与所述第三运算放大器的输出端电性连接；第三电容，第一端与所述第五电阻的第二端电性连接，所述第三电容的第二端与所述第二电容的第二端电性连接；第六电阻，第一端与所述第一运算放大器的输出端电性连接，所述第六电阻的第二端与所述第三电阻的第二端电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种Delta
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Sigma调制器，其特征在于，包括：环路滤波器，包括依次串联连接的多级积分器，且多级所述积分器之间形成前馈通路；多位量化器，输入端与所述环路滤波器的输出端电性连接，所述多位量化器包括依次连接的粗量化器和细量化器；延迟器，输入端与所述多位量化器的输出端电性连接；反馈DAC，输入端与所述延迟器的输出端电性连接，所述反馈DAC的输出端与所述环路滤波器的输入端电性连接；其中，所述前馈通路配置为补偿所述延迟器引入的额外环路延迟。2.根据权利要求1所述的Delta
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Sigma调制器，其特征在于，所述环路滤波器包括依次串联连接的第一级积分器、第二级积分器和第三级积分器，且所述第二级积分器为双二阶积分器。3.根据权利要求2所述的Delta
‑
Sigma调制器，其特征在于，所述第一级积分器包括：第一运算放大器，输出端与所述第二级积分器的输入端电性连接；第一电阻，第一端与所述第一运算放大器的输入端电性连接；第一电容，第一端与所述第一电阻的第二端电性连接，所述第一电容的第二端与所述第一运算放大器的输出端电性连接。4.根据权利要求3所述的Delta
‑
Sigma调制器，其特征在于，所述第二级积分器包括：第二电阻，第一端与所述第一运算放大器的输出端电性连接；第二运算放大器，输入端与所述第二电阻的第二端电性连接；第三电阻，第一端与所述第二运算放大器的输出端电性连接，所述第三电阻的第二端与所述第三级积分器的输入端电性连接；第四电阻，与所述第二运算放大器并联连接；第二电容，与所述第四电阻并联连接；第三运算放大器，输入端与所述第二电容的第一端电性连接；第五电阻，第一端与所述第三运算放大器的输出端电性连接；第三电容，第一端与所述第五电阻的第二端电性连接，所述第三电容的第二端与所述第二电容的第二端电性连接；第六电阻，第一端与所述第一运算放大器的输出端电性连接，所述第六电阻的第二端与所述第三电阻的第二端电性连接。5.根据权利要求4所述的Delta
‑
Sigma调制器，其特征在于，所述第三级积分器包括：第四运算放大器，输入端与所述第三电阻的第二端电性连接，所述第四运算放大器的输出端与所述多位量化器的输入端电性连接；第四电容，与所述第四运算放大器相互并联；其中，所述第六电...

【专利技术属性】
技术研发人员：陈知行，
申请(专利权)人：珠海澳芯创科集成电路有限公司，
类型：发明
国别省市：