一种射频开关子单元及射频开关制造技术

本实用新型专利技术公开了一种射频开关子单元及射频开关，所述射频开关子单元包括：第一开关管、第二晶体管、第一电阻、第二电阻、第三电阻以及第一电容。本实用新型专利技术在第一开关管M1的基体端与第二晶体管M2之间串接一个电阻RB，可以保证小信号的流通与处理不受影响，在此基础上，也可以避免因通路电流增大而降低功率处理能力，从而可以实现稳定输出功率的效果，同时在第一开关管M1上并联一个电容C1，对于同一支路，可以将电压均衡分配到各级联的开关管上，从而进一步增加功率处理能力。从而进一步增加功率处理能力。从而进一步增加功率处理能力。

【技术实现步骤摘要】
一种射频开关子单元及射频开关


[0001]本技术涉及无线通信
，尤其涉及一种射频开关子单元及射频开关。

技术介绍

[0002]射频开关是当前无线通信系统的重要组成部分，其重要包括天线收发开关，分集天线开关和频段/模式开关。射频开关主流采用SOI工艺，多使用部分耗尽型 (Partially Depleted，PD)器件，其又分为浮体(Floating
‑
Body，FB)器件和体接触(Body
‑
Contact，BC)器件两种，每一种器件又分有nFET和pFET两种晶体管。
[0003]其中，浮体(Floating
‑
Body，FB)器件具有更低的插损，但大信号下谐波性能相对较差，而体接触(Body
‑
Contact，BC)器件具有更好的线性度性能，但插损略大，且比FB器件需要多一个控制电位。为了降低插损和简化控制电路，目前常用的技术是在电路中设置体自偏置结构，以改善小信号插损。
[0004]但新增了体自偏置结构有如下技术问题，由于体自偏置结构内中加入了 Gate
‑
Body的通路，在使用时，随着支路上堆叠(stack)数量的增多，级联的开关管上分配的压差趋于增大，在大信号下，此通路上指数增加的电流会导致开关管工作电位异常等情况，从而限制了电路的功率处理能力。

技术实现思路

[0005]本技术提出一种射频开关子单元及射频开关，所述射频开关子单元及射频开关可以避免因信号增加而导致电流急速变大的问题，从而提高开关电路的功率处理能力。
[0006]本技术实施例的第一方面提供了一种射频开关子单元，所述射频开关子单元包括：第一开关管、第二晶体管、第一电阻、第二电阻、第三电阻以及第一电容；
[0007]其中所述第一电阻的一端与所述第一开关管的体端连接，所述第一电阻的另一端与所述第二晶体管的源极端连接，所述第二电阻的一端与所述第一开关管的源极端连接，所述第二电阻的另一端与所述第一开关管的漏极端连接，所述第一电容的一端与所述第一开关管的源极端连接，所述第一电容的另一端与所述第一开关管的漏极端连接，以使所述第二电阻与所述第一电容并联，所述第一开关管的栅极端与所述第二晶体管的栅极端连接，所述第二晶体管的漏极端与所述第二晶体管的栅极端连接，所述第三电阻的一端与所述第一开关管的栅极端和所述第二晶体管的栅极端的连接端连接；
[0008]所述第一开关管的源极端与输入端或输出端连接，所述第一开关管的漏极端与输出端或输入端连接。
[0009]在第一方面的一种可能的实现方式中，所述第一开关管为BC nFET。
[0010]在第一方面的一种可能的实现方式中，所述第二晶体管为pFET。
[0011]在第一方面的一种可能的实现方式中，所述第二晶体管为FB pFET。
[0012]本技术实施例的第二方面提供了一种射频开关，包括包括N条电路，所述N条电路的任意一条电路由若干个如上所述的射频开关子单元连接组成，其中，每个所述射频
开关电路的一端分别与公共端连接，每个所述射频开关电路的另一端与接收端或发射端连接，其中，N为大于或等于2的正整数。
[0013]在第二方面的一种可能的实现方式中，所述射频开关电路包括串联支路和并联支路；
[0014]所述串联支路的一端与公共端连接，所述串联支路的另一端与发射端或接收端连接；
[0015]所述并联支路的一端与接收端或发射端连接，所述并联支路的另一端与控制电平连接；
[0016]所述串联支路和所述并联支路均由若干个如上所述的射频开关子单元的连接组成。
[0017]在第二方面的一种可能的实现方式中，所述串联支路包括M个如上所述的射频开关子单元，其中，M为大于或等于1的正整数；
[0018]第一个所述射频开关子单元的第一开关管的源极端与接收端连接，第一个所述射频开关子单元的第一开关管的漏极端与第二个所述射频开关子单元的第一开关管的源极端连接，第二个所述射频开关子单元的第一开关管的漏极端与第M个所述射频开关子单元的第一开关管的源极端连接，第M个所述射频开关子单元的第一开关管的漏极端与公共端连接。
[0019]在第二方面的一种可能的实现方式中，所述串联支路包括第四电阻；
[0020]所述第四电阻的一端分别与每一个所述射频开关子单元的第三电阻连接，所述第四电阻的另一端与控制电平端连接。
[0021]在第二方面的一种可能的实现方式中，所述并联支路包括K个如上所述的射频开关子单元，其中，K为大于或等于1的正整数；
[0022]第一个所述射频开关子单元的第一开关管的源极端与接收端或发射端连接，第一个所述射频开关子单元的第一开关管的漏极端与第二个所述射频开关子单元的第一开关管的源极端连接，第二个所述射频开关子单元的第一开关管的漏极端与第K个所述射频开关子单元的第一开关管的源极端连接，第K个所述射频开关子单元的第一开关管的漏极端与接地端连接。
[0023]在第二方面的一种可能的实现方式中，所述并联支路还包括第五电阻；
[0024]所述第五电阻的一端分别与每一个所述射频开关子单元的第三电阻连接，所述第五电阻的另一端与控制电平端连接。
[0025]相比于现有技术，本技术实施例提供的射频开关及射频开关，其有益效果在于：本技术在第一开关管M1的基体端与第二晶体管M2之间串接一个电阻RB，可以保证小信号的流通与处理不受影响，在此基础上，也可以避免因通路电流增大而降低功率处理能力，从而可以实现稳定输出功率的效果，同时在第一开关管M1上并联一个电容C1，可以为同一支路各级联的开关管在不同支路或不同数量上间电压均衡分配电压的作用，从而进一步增加输出功率的稳定性。
附图说明
[0026]图1是本技术一实施例提供的一种射频开关子单元的结构示意图；
[0027]图2是本技术一实施例提供的一种射频开关的结构示意图。
具体实施方式
[0028]下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0029]目前新增的体自偏置结构有如下技术问题，由于体自偏置结构内中加入了 Gate
‑
Body的通路，在使用时，随着支路上堆叠(stack)数量的增多，级联的开关管上分配的压差趋于增大，在大信号下，此通路上指数增加的电流会导致开关管工作电位异常等情况，从而限制了电路的功率处理能力。
[0030]为了解决上述问题，下面将通过以下具体的实施例对本申请实施例提供的一种射频开关进行详细介绍和说明。
[0031]参照图1，示出了本技术一实施例提供的一种射频开关子单元的结构示意图。
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【技术保护点】

【技术特征摘要】
1.一种射频开关子单元，其特征在于，所述射频开关子单元包括：第一开关管、第二晶体管、第一电阻、第二电阻、第三电阻以及第一电容；其中所述第一电阻的一端与所述第一开关管的体端连接，所述第一电阻的另一端与所述第二晶体管的源极端连接，所述第二电阻的一端与所述第一开关管的源极端连接，所述第二电阻的另一端与所述第一开关管的漏极端连接，所述第一电容的一端与所述第一开关管的源极端连接，所述第一电容的另一端与所述第一开关管的漏极端连接，以使所述第二电阻与所述第一电容并联，所述第一开关管的栅极端与所述第二晶体管的栅极端连接，所述第二晶体管的漏极端与所述第二晶体管的栅极端连接，所述第三电阻的一端与所述第一开关管的栅极端和所述第二晶体管的栅极端的连接端连接；所述第一开关管的源极端与输入端或输出端连接，所述第一开关管的漏极端与输出端或输入端连接。2.根据权利要求1所述的射频开关子单元，其特征在于，所述第一开关管为体接触器件BC nFET。3.根据权利要求1所述的射频开关子单元，其特征在于，所述第二晶体管为pFET。4.根据权利要求3所述的射频开关子单元，其特征在于，所述第二晶体管为浮体器件FB pFET。5.一种射频开关，其特征在于，包括N条电路，所述N条电路的任意一条电路由若干个如权利要求1
‑
4任意一项所述的射频开关子单元连接组成，其中，每个所述射频开关电路的一端分别与公共端连接，每个所述射频开关电路的另一端与接收端或发射端连接，其中，N为大于或等于2的正整数。6.根据权利要求5所述的射频开关，其特征在于，所述射频开关电路包括串联支路和并联支路；所述串联支路的一端与公共端连接，所述串联支路的另一端与发射端或接收端连接；所述并联支路的一端与接收端或发射端连接，所述...

【专利技术属性】
技术研发人员：龚全熙，周勇，唐东杰，金冬，
申请(专利权)人：深圳市时代速信科技有限公司，
类型：新型
国别省市：