P型采用InGaN的PIN二极管及其制备方法技术

本发明专利技术公开了一种P型采用InGaN的PIN二极管，主要解决现有GaN PIN二极管P区难以实现有效高掺杂导致性能低的问题。其自下而上包括衬底(1)、N

【技术实现步骤摘要】
P型采用InGaN的PIN二极管及其制备方法


[0001]本专利技术涉及电子器件
，具体涉及一种PIN二极管器件，可用于LED、微波功率及电力电子电路。
技术背景
[0002]第三代半导体由于具备禁带宽度大、击穿场强高、载流子迁移率高这些显著特点，使得用第三代半导体材料氮化镓制备的LED器件、微波器件、电力电子器件产生了巨大的优势。当前PIN采用Si或GaAs材料，受限于其材料特性，工作频率、耐受功率、响应时间达到极限而难以进行大功率PIN二极管研究。使得研究大功率GaN PIN微波二极管技术是突破当前限幅技术瓶颈的重要方向。目前绝大多数GaN PIN二极管器件其P型区域采用高掺杂的GaN层，掺杂材料主要选Mg、Zn，结构如图1所示。其沿外延生长方向依次是缓冲层、N
‑
型重掺杂层、N
‑
型本征层及P
‑
型重掺杂层。该结构的P型层是采用Mg等作为受主杂质来实现重掺杂，但由于杂质的能级较深，激活率低及材料迁移率低的多个因素，会导致GaN的有效掺杂浓度较低，难以实现高质量重掺杂的P
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【技术保护点】

【技术特征摘要】
1.一种P型采用InGaN的PIN二极管，自下而上包括衬底(1)、N
‑
型层(2)、本征层(3)及P
‑
型层(4)，其特征在于：所述N
‑
型层(2)，采用由GaN层(21)和Al
x
Ga1‑
x
N层(22)周期交替排列，且GaN层厚度为5nm～60nm,Al
x
Ga1‑
x
N层厚度为5nm～40nm的N
‑
型多沟道结构,0<x<1；所述的本征层(3)，采用渐变Al组分的Al
x
Ga1‑
x
N层，厚度为10nm～100μm；所述的P
‑
型层(4)，采用GaN插入层(41)和In
x
Ga1‑
x
N层(42)周期交替排列而成，且In
x
Ga1‑
x
N层厚度为10nm～1μm，GaN层厚度为1nm～200nm，0<x<1。2.根据权利要求1所述的二极管，其特征在于：周期交替排列的GaN层和Al
x
Ga1‑
x
N层，其重复周期次数根据N
‑
型多沟道所需的厚度或所需数量的层设定；周期交替排列的GaN层和In
x
Ga1‑
x
N层，其重复周期次数根据P
‑
型层所需的厚度设定。3.根据权利要求1所述的二极管，其特征在于：所述N
‑
型多沟道采用调制掺杂，掺杂浓度为1
×
10
16
～1
×
10
20
cm
‑3；所述P
‑
型层中的In
x
Ga1‑
x
N层采用重掺杂，掺杂至空穴浓度为1
×
10
17
～1
×
10
21
cm
‑3；所述本征层掺杂浓度为1
×
10
14
～1
×
10
17
cm
‑3。4.根据权利要求1所述的二极管，其特征在于，衬底(1)采用Si基板或SiC基板或蓝宝石基板。5.一种P型采用InGaN的PIN二极管，自下而上包括衬底(1)、重掺杂GaN N
‑
型层(2)、轻掺杂GaN本征层(3)及P
‑
型层(4)，其特征在于：所述的P
‑
型层(4)，采用GaN插入层(41)和In
x
Ga1‑
x
N层(42)周期交替排列而成，其重复周期次数根据P
‑
型层所需的厚度设定，且In
x
Ga1‑
x
N层厚度为10nm～1μm,0<x<1，掺杂至空穴浓度为1
×
10
17
～1
×
10
21
cm
‑3，GaN层厚度为1nm～200nm。6.根据权利要求5所述的二极管，其中所述重掺杂GaN N
‑
型层(2)，其厚度为10nm～10μm，掺杂浓度为1
×
10
16
～1
×
10
20
cm
‑3。7.根据权利要求5所述的二极管，其中，所述轻掺杂GaN本征层(3)，厚度为10nm～100μm，掺杂浓度为1
×
10
14
～1
×
10
17
cm
‑3。8.一种制备权利1二极管的方法，其特征在于，包括：1)采用MOCVD方法在衬底表面制作由GaN和Al
x
Ga1‑
x
N两种材料交替排列的N
‑
型多沟道：1a)在衬底上外延生长一层厚度为5nm～60nm，掺杂浓度为1
×
10
16
～1
×
10
20
cm
‑3的GaN层；1b).在GaN层上外延生长一层厚度为5nm～40nm，掺杂浓度为1
×
10
16
～1
×
10
20
cm
‑3的...

【专利技术属性】
技术研发人员：张进成，刘蕙宁，党魁，张燕妮，周弘，宁静，郝跃，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：