半导体装置制造方法及图纸

半导体装置包括CPU及加速器。加速器包括第一存储电路、驱动电路以及积和运算电路。第一存储电路包括第一数据保持部、第二数据保持部以及数据读出部。第一数据保持部、第二数据保持部以及数据读出部各自包括第一晶体管。第一晶体管在沟道形成区域中包含金属氧化物。第一数据保持部所保持的第一数据及第二数据保持部所保持的第二数据是输入到积和运算电路的权重数据。积和运算电路具有对权重数据与通过驱动电路被输入的输入数据进行积和运算的功能。积和运算电路及驱动电路各自包括第二晶体管。第二晶体管在沟道形成区域中包含硅。第一晶体管与第二晶体管层叠而设置。一晶体管与第二晶体管层叠而设置。一晶体管与第二晶体管层叠而设置。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置


[0001]本说明书说明半导体装置等。
[0002]注意，本专利技术的一个方式不局限于上述
作为本说明书等所公开的本专利技术的一个方式的
的例子，可以举出半导体装置、摄像装置、显示装置、发光装置、蓄电装置、存储装置、显示系统、电子设备、照明装置、输入装置、输入输出装置、其驱动方法或者其制造方法。

技术介绍

[0003]具有包括CPU(Central Processing Unit：中央处理器)等的半导体装置的电子设备已经普及。为了使上述电子设备快速处理大量数据，有关提升半导体装置性能的技术开发日益火热。作为实现高性能化的技术，可以举出使GPU(Graphics Processing Unit：图形处理器)等加速器与CPU紧密结合的所谓的SoC(System on Chip：系统芯片)化技术。在通过SoC化实现了高性能化的半导体装置中，有发热及功耗增大的问题。
[0004]在AI(Artificial Intelligence)技术中，计算量及参数量庞大，所以运算量增大。运算量增大为发热及功耗增大的主要原因，因此人们已在积极提出用来降低运算量的体系结构。作为典型体系结构，可以举出Binary Neural Network(BNN)及Ternary Neural Network(TNN)，它们对缩小电路规模和实现低功耗特别有效(例如参照专利文献1)。
[0005]例如，在TNN中，通过将原来表现为32位或16位精度的数据压缩为3值，即“+1”、“0”、
“‑/>1”，可以大幅度减少计算量及参数量。此外，在BNN中，通过将原来表现为32位或16位精度的数据压缩为2值，即“+1”、
“‑
1”，可以大幅度减少计算量及参数量。BNN或TNN因对缩小电路规模和实现低功耗有效而被认为适用于在有限硬件资源中被要求低功耗的应用程序。
[0006][先行技术文献][0007][专利文献][0008][专利文献1]国际专利申请公开第2019/078924号

技术实现思路

[0009]专利技术所要解决的技术问题
[0010]在TNN的运算中使用3值数据。在将3值数据储存在SRAM(Static RAM)中的情况下，存储单元内的晶体管个数增加。因此，有难以实现半导体装置的小型化的忧虑。此外，随着晶体管的微型化，晶体管的泄漏电流引起功耗增大，这恐怕会大大影响整个半导体装置的功耗。
[0011]此外，在全连接神经网络的积和运算中，在运算时从存储器读出数据的频率较高，因此重要的是如何降低位线的充放电能量，以实现低功耗。如果减少位线长度以降低位线的充放电能量，存储单元阵列的面积就增大，所以外围电路的面积恐怕会显著增加。此外，如果使用贴合技术等以三维方式集成存储单元阵列以减少位线长度，用来电连接的连接部的间隔反而增大，使得寄生电容等增大，因此有不能降低充放电能量的忧虑。
[0012]本专利技术的一个方式的目的之一是提供一种实现小型化的半导体装置。此外，本专利技术的一个方式的目的之一是提供一种实现低功耗化的半导体装置。此外，本专利技术的一个方式的目的之一是提供一种具有新颖结构的半导体装置。
[0013]注意，本专利技术的一个方式并不需要实现所有上述目的，只要可以实现至少一个目的即可。此外，上述目的的记载不妨碍其他目的的存在。可以从说明书、权利要求书、附图等的记载显而易见地看出并抽出上述以外的目的。
[0014]解决技术问题的手段
[0015]本专利技术的一个方式是一种半导体装置，包括CPU及加速器，加速器包括第一存储电路、驱动电路以及积和运算电路，第一存储电路包括第一数据保持部、第二数据保持部以及数据读出部，第一数据保持部、第二数据保持部以及数据读出部各自包括第一晶体管，第一晶体管具有在沟道形成区域中包含金属氧化物的第一半导体层，第一数据保持部所保持的第一数据及第二数据保持部所保持的第二数据是输入到积和运算电路的权重数据，积和运算电路具有对权重数据与通过驱动电路被输入的输入数据进行积和运算的功能，积和运算电路及驱动电路各自包括第二晶体管，第二晶体管具有在沟道形成区域中包含硅的第二半导体层，并且第一晶体管与第二晶体管层叠而设置。
[0016]本专利技术的一个方式是一种半导体装置，包括CPU及加速器，加速器包括第一存储电路、驱动电路以及积和运算电路，第一存储电路包括第一数据保持部、第二数据保持部以及数据读出部，第一数据保持部、第二数据保持部以及数据读出部各自包括第一晶体管，第一晶体管具有在沟道形成区域中包含金属氧化物的第一半导体层，第一数据保持部所保持的第一数据及第二数据保持部所保持的第二数据是输入到积和运算电路的权重数据，积和运算电路具有对权重数据与通过驱动电路被输入的输入数据进行积和运算的功能，积和运算电路及驱动电路各自包括第二晶体管，第二晶体管具有在沟道形成区域中包含硅的第二半导体层、包含赋予导电性的杂质元素的阱区域以及与阱区域及第二半导体层接触的氧化物层，并且第一晶体管与第二晶体管层叠而设置。
[0017]本专利技术的一个方式是一种半导体装置，包括CPU及加速器，加速器包括第一存储电路、驱动电路以及积和运算电路，第一存储电路包括第一数据保持部、第二数据保持部以及数据读出部，第一数据保持部、第二数据保持部以及数据读出部各自包括第一晶体管，第一晶体管具有在沟道形成区域中包含金属氧化物的第一半导体层，第一数据保持部所保持的第一数据及第二数据保持部所保持的第二数据是输入到积和运算电路的权重数据，积和运算电路具有对权重数据与通过驱动电路被输入的输入数据进行积和运算的功能，积和运算电路及驱动电路各自包括第二晶体管，第二晶体管具有在沟道形成区域中包含硅的第二半导体层、CPU具有包括设置有备份电路的触发器的CPU核心，备份电路包括第三晶体管，第三晶体管具有在沟道形成区域中包含金属氧化物的第三半导体层，并且第一晶体管及第三晶体管与第二晶体管层叠而设置。
[0018]本专利技术的一个方式是一种半导体装置，包括CPU及加速器，加速器包括第一存储电路、驱动电路以及积和运算电路，第一存储电路包括第一数据保持部、第二数据保持部以及数据读出部，第一数据保持部、第二数据保持部以及数据读出部各自包括第一晶体管，第一晶体管具有在沟道形成区域中包含金属氧化物的第一半导体层，第一数据保持部所保持的第一数据及第二数据保持部所保持的第二数据是输入到积和运算电路的权重数据，积和运
算电路具有对权重数据与通过驱动电路被输入的输入数据进行积和运算的功能，积和运算电路及驱动电路各自包括第二晶体管，第二晶体管具有在沟道形成区域中包含硅的第二半导体层、包含赋予导电性的杂质元素的阱区域以及与阱区域及第二半导体层接触的氧化物层，CPU具有包括设置有备份电路的触发器的CPU核心，备份电路包括第三晶体管，第三晶体管具有在沟道形成区域中包含金属氧化物的第三半导体层，并且第一晶体管及第三晶体管与第二晶体管层叠而设置。
[0019]在本专利技术的一个方式的半导体装置中，优选的是，备份电路具有在CPU非工作时在本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体装置，包括：CPU；以及加速器，所述加速器包括第一存储电路、驱动电路以及积和运算电路，所述第一存储电路包括第一数据保持部、第二数据保持部以及数据读出部，所述第一数据保持部、所述第二数据保持部以及所述数据读出部各自包括第一晶体管，所述第一晶体管具有在沟道形成区域中包含金属氧化物的第一半导体层，所述第一数据保持部所保持的第一数据及所述第二数据保持部所保持的第二数据是输入到所述积和运算电路的权重数据，所述积和运算电路具有对所述权重数据与通过所述驱动电路输入的输入数据进行积和运算的功能，所述积和运算电路及所述驱动电路各自包括第二晶体管，所述第二晶体管具有在沟道形成区域中包含硅的第二半导体层，并且，所述第一晶体管与所述第二晶体管层叠而设置。2.一种半导体装置，包括：CPU；以及加速器，所述加速器包括第一存储电路、驱动电路以及积和运算电路，所述第一存储电路包括第一数据保持部、第二数据保持部以及数据读出部，所述第一数据保持部、所述第二数据保持部以及所述数据读出部各自包括第一晶体管，所述第一晶体管具有在沟道形成区域中包含金属氧化物的第一半导体层，所述第一数据保持部所保持的第一数据及所述第二数据保持部所保持的第二数据是输入到所述积和运算电路的权重数据，所述积和运算电路具有对所述权重数据与通过所述驱动电路输入的输入数据进行积和运算的功能，所述积和运算电路及所述驱动电路各自...

【专利技术属性】
技术研发人员：石津贵彦，青木健，古谷一马，池田隆之，山崎舜平，
申请(专利权)人：株式会社半导体能源研究所，
类型：发明
国别省市：