超结半导体器件制造技术

本发明专利技术涉及一种超结半导体器件。所述超结半导体器件的至少一个元胞结构中，第一类型体区包括在第三方向上排布的至少两个分段体区，源区设置于一部分所述分段体区的远离漏区的表面，栅氧化层设置于另一部分所述分段体区的远离所述漏区的表面，栅极设置于所述栅氧化层远离所述分段体区的表面，该元胞结构中，设置栅氧化层和栅极的分段体区与设置源区的分段体区分隔，可以减弱第一类型掺杂柱对栅极的屏蔽作用，相对于传统结构可以增大米勒电容Cgd，有助于降低关断速度，减小过冲电压，改善EMI问题，并且研究表明对于Qg和器件耐压性能的影响较小。较小。较小。

【技术实现步骤摘要】
超结半导体器件


[0001]本专利技术涉及半导体
，尤其涉及一种超结半导体器件。

技术介绍

[0002]超结半导体器件在传统功率器件的漂移区插入纵向延伸的P型掺杂柱，在关断状态，P型掺杂柱和相邻的N型掺杂柱形成的PN结互相耗尽，形成3D
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RESURF（降表面电场）效应，在满足器件耐压的同时可以获得较小的导通电阻Ron。
[0003]如图1和图2所示，一种超结半导体器件的元胞结构中，漂移区10内设置的P型掺杂柱11顶部设置有P型体区20（P body），P型体区20顶面设置有用于与器件的源极金属（未示出）接触的N+源区20a，N型掺杂柱12上设置有栅氧化层13和多晶硅栅极14，其中，栅氧化层13与P型掺杂柱11和N型掺杂柱12均相接触，多晶硅栅极14和源极金属之间通过介质材料15相互隔离，N+漏区16位于漂移区10下方，N+漏区16用于接触器件的漏极金属（未示出）。该元胞结构中，由于纵向延伸的P型掺杂柱11对多晶硅栅极14形成屏蔽作用，使得米勒电容Cgd较低，容易导致关断速度过快，产生较大的过冲电压，可能会导致严重的EMI问题。
[0004]适当增加米勒电容Cgd可以降低关断速度，减小过冲电压，但是一味地增加米勒电容Cgd也会引起Qg（栅电荷）的增大，导致开关损耗变大，而且还可能影响器件耐压水平，因此优选的方式是在使米勒电容Cgd增大以降低关断速度、减小过冲电压的同时，避免影响Qg和器件耐压性能。

技术实现思路

[0005]为了增大米勒电容Cgd以降低关断速度，减小过冲电压，同时对Qg和器件耐压性能的影响小，本专利技术提供一种超结半导体器件。
[0006]本专利技术提供的超结半导体器件，包括至少一个元胞结构，所述元胞结构包括在第一方向依次设置的漏区、漂移区、栅氧化层和栅极，所述漂移区内设置有在与所述第一方向垂直的第二方向排布并邻接的第一类型掺杂柱和第二类型掺杂柱；所述元胞结构还包括第一类型体区和源区，所述第一类型体区，在所述第一方向位于所述第一类型掺杂柱的远离所述漏区的端部，所述第一类型体区包括在第三方向排布的至少两个分段体区，所述第三方向与所述第二方向和所述第一方向形成的平面相交，所述源区设置于一部分所述分段体区的远离所述漏区的表面；其中，所述栅氧化层设置于另一部分所述分段体区的远离所述漏区的表面，所述栅极设置于所述栅氧化层远离所述分段体区的表面。
[0007]可选的，在所述第三方向，相邻两个所述分段体区之间设置有第二类型隔离区，所述第二类型隔离区与所述第二类型掺杂柱连接。
[0008]可选的，在所述第一方向，所述第二类型隔离区的深度大于或等于所述第一类型体区的深度。
[0009]可选的，所述栅氧化层覆盖所述另一部分所述分段体区的远离所述漏区的表面，且延伸覆盖所述第二类型隔离区的远离所述漏区的表面和所述源区的部分表面。
[0010]可选的，在所述第一类型掺杂柱和第二类型掺杂柱形成的PN结被耗尽时，所述第二类型隔离区未被耗尽。
[0011]可选的，所有所述分段体区中，除设置有源区的所述分段体区外，其余所述分段体区的远离所述漏区的表面均设置有所述栅氧化层。
[0012]可选的，所述第一类型体区包括在第三方向上排布的两个所述分段体区，所述源区设置于其中一个所述分段体区的远离所述漏区的表面，所述栅氧化层设置于另一个所述分段体区的远离所述漏区的表面。
[0013]可选的，所述第一类型体区包括在第三方向上排布的三个所述分段体区，所述源区设置于位于中间的所述分段体区的远离所述漏区的表面，所述栅氧化层设置于另外两个所述分段体区的远离所述漏区的表面。
[0014]可选的，所述元胞结构还包括源极，所述源极与所述源区接触，所述栅极与所述源极通过介质材料隔离。
[0015]可选的，设置有所述源区的所述分段体区表面还设置有体区引出区，所述源极、所述源区和所述体区引出区相互接触。
[0016]可选的，所述第二方向、第一方向和第三方向两两垂直。
[0017]本专利技术提供的超结半导体器件中，至少一个元胞结构中，第一类型体区包括在第三方向上排布的至少两个分段体区，所述源区设置于一部分所述分段体区的远离所述漏区的表面，所述栅氧化层设置于另一部分所述分段体区的远离所述漏区的表面，所述栅极设置于所述栅氧化层远离所述分段体区的表面，该元胞结构中，设置栅氧化层和栅极的分段体区与设置源区的分段体区分隔，可以减弱第一类型掺杂柱对栅极的屏蔽作用，相对于传统结构可以增大米勒电容Cgd，有助于降低关断速度，减小过冲电压，改善EMI问题，并且研究表明对于Qg和器件耐压性能的影响较小。
附图说明
[0018]图1是一种超结半导体器件的元胞结构的示意图。
[0019]图2是图1所示的元胞结构的仿真图。
[0020]图3是另一种超结半导体器件的元胞结构的示意图。
[0021]图4是图3所示的元胞结构的仿真图。
[0022]图5是本专利技术一实施例的超结半导体器件的元胞结构的示意图。
[0023]图6是图5所示的元胞结构的仿真图。
[0024]图7是本专利技术另一实施例的超结半导体器件的元胞结构的示意图。
[0025]图8是图4所示的元胞结构的耗尽状态图。
[0026]图9是图6所示的元胞结构的耗尽状态图。
[0027]图10是图4和图6所示的元胞结构的耐压曲线。
[0028]图11是图2、图4和图6所示的元胞结构的Vds
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Cgd和Vds
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Cds曲线。附图标记说明：10、100
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漂移区；11、110
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P型掺杂柱；12、120
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N型掺杂柱；20、200
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P型体区；20a、200a
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N+源区；200b
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体区引出区；13、130
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栅氧化层；14、140
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多晶硅栅极；15、150
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介质材料；16、160
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N+漏区；300
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N型隔离区；210
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第一分段体区；220
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第二分段体区；230
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第三分段体区。
具体实施方式
[0029]以下结合附图和具体实施例对本专利技术的超结半导体器件作进一步详细说明。根据下面的说明，本专利技术的优点和特征将更清楚。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的结构被倒置或者以其它不同方式定位（如旋转），示例性术语“在
……
上”也可以包括“在
……
下”和其它方位关系。
[0030]需要说明的是，根据沟道中的迁移离子类型的不同，本专利技术本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种超结半导体器件，其特征在于，包括至少一个元胞结构，所述元胞结构包括在第一方向依次设置的漏区、漂移区、栅氧化层和栅极，所述漂移区内设置有在与所述第一方向垂直的第二方向排布并邻接的第一类型掺杂柱和第二类型掺杂柱；所述元胞结构还包括：第一类型体区，在所述第一方向位于所述第一类型掺杂柱的远离所述漏区的端部，所述第一类型体区包括在第三方向排布的至少两个分段体区，所述第三方向与所述第二方向和所述第一方向形成的平面相交；源区，设置于一部分所述分段体区的远离所述漏区的表面；其中，所述栅氧化层设置于另一部分所述分段体区的远离所述漏区的表面，所述栅极设置于所述栅氧化层的远离所述分段体区的表面。2.如权利要求1所述的超结半导体器件，其特征在于，在所述第三方向，相邻两个所述分段体区之间设置有第二类型隔离区，所述第二类型隔离区与所述第二类型掺杂柱连接。3.如权利要求2所述的超结半导体器件，其特征在于，在所述第一方向，所述第二类型隔离区的深度大于或等于所述第一类型体区的深度。4.如权利要求2所述的超结半导体器件，其特征在于，所述栅氧化层覆盖所述另一部分所述分段体区的远离所述漏区的表面，且延伸覆盖所述第二类型隔离区的远离所述漏区的表面和所述源区的部分表面。5.如权利要求2所述的超结半导体器件，其特征在于...

【专利技术属性】
技术研发人员：苑羽中，张玉琦，戴银，
申请(专利权)人：绍兴中芯集成电路制造股份有限公司，
类型：发明
国别省市：