用于为FPGA提供促进高速数据传输的SERDES块的方法和装置制造方法及图纸

本申请公开了一种包含主机和具有现场可编程门阵列(FPGA)的设备的系统。该系统包括一组可配置逻辑块(LB)、总线和通用串行总线(USB)接口。在一个方面，该可配置LB能够被选择性地编程以执行一个或多个逻辑功能。该总线包含用于根据高速USB协议传输信号的P通道和N通道。该USB接口被配置为包括用于识别P通道处的逻辑0状态的第一差分比较器和用于识别N通道处的逻辑0状态的第二差分比较器。处的逻辑0状态的第二差分比较器。处的逻辑0状态的第二差分比较器。

【技术实现步骤摘要】
用于为FPGA提供促进高速数据传输的SERDES块的方法和装置


[0001]本申请的示例性实施例涉及用于计算机硬件和软件中的逻辑运算的可编程半导体器件领域。更具体地，本专利技术的示例性实施例涉及经由USB连接的FPGA与主机间的连接。

技术介绍

[0002]随着数字通信、人工智能(AI)、物联网(IoT)和/或机器人控制的日益普及，对具有处理能力的更快、更灵活、更高效的硬件和/或半导体的需求不断增加。要满足这种需求，一般来说，高速、灵活的半导体芯片通常更适合。满足这种需求的一种传统方法是使用专用定制集成电路和/或专用集成电路(ASIC)。使用ASIC方法的缺点在于缺乏灵活性，同时消耗大量资源。
[0003]另一种日益流行的方法是使用诸如可编程逻辑器件(PLD)或现场可编程门阵列(FPGA)之类的可编程半导体器件(PSD)。PSD的一个特点是：允许终端用户在PSD制造完成后，对一个或多个期望功能进行编程和/或重新编程，以适合他/她的应用。
[0004]然而，传统的FPGA或PLD的缺点是，其设备连接的能力有限。例如，USB1.0、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种包含能够执行用户可配置逻辑功能的可编程设备的装置，所述装置包括：多个可配置逻辑块(LB)，能够被选择性地编程以执行一个或多个逻辑功能；总线，耦合到所述多个LB且包括用于根据高速通用串行总线(USB)协议传输信号的P通道和N通道；USB接口，耦合到所述总线并被配置为包括用于识别所述P通道处的逻辑0状态的第一差分比较器和用于识别所述N通道处的逻辑0状态的第二差分比较器。2.根据权利要求1所述的装置，其中，所述USB接口还包括耦合到低压互补金属氧化物半导体33(LVCMOS33)并被配置为驱动所述P通道到逻辑1状态的上拉电阻；或者，所述USB接口还包括被配置为通过所述P通道和所述N通道发送信息给外部设备以及从外部设备接收信息的双向差分收发器。3.根据权利要求1所述的装置，其中，所述USB接口还包括耦合到所述P通道并被配置为驱动所述P通道处的高阻抗的第一低压互补金属氧化物半导体25(LVCMOS25)；或者，所述USB接口还包括耦合到所述P通道并被配置为驱动所述P通道处的逻辑0状态的第一低压互补金属氧化物半导体25(LVCMOS25)。4.根据权利要求3所述的装置，其中，所述USB接口还包括耦合到所述N通道并被配置为驱动所述N通道处的高阻抗的第二LVCMOS25；或者，所述USB接口还包括耦合到所述N通道并被配置为驱动所述N通道处的逻辑0状态的第二LVCMOS25。5.根据权利要求1所述的装置，其中，所述多个可配置LB的一部分被编程为提供至少一部分USB接口功能；或者，所述多个可配置LB的一部分被配置为通过所述USB接口经由所述总线与主机进行通信。6.根据权利要求1所述的装置，其中，所述第一差分比较器被配置为响应于所述P通道处的逻辑状态和预定义阈值电压而产生逻辑值；或者，所述第二差分比较器被配置为响应于所述N通道处的逻辑状态和预定义阈值电压而产生逻辑值。7.根据权利要求1所述的装置，其中，所述装置还包括：第一输入解串器，耦合到所述P通道并被配置为根据具有运行速度为所述P通道数据速率的两倍的时钟周期的第一时钟获得所述P通道上的数据信号的前两个样本；以及第二输入解串器，耦合到所述N通道并被配置为根据相对于所述第一时钟相移90度的第二时钟获得所述N通道上的数据信号的后两个样本，其中所述第二时钟具有运行速度为所述N通道数据速率的两倍的时钟周期；且所述第一输入解串器耦合到所述可配置逻辑块(LB)。8.根据权利要求7所述的装置，其中，所述装置还包括：耦合到所述第一输入解串器并被配置为响应于数据信号的所述前两个样本和所述后两个样本产生解码过的数据的采样编码器；或，耦合到所述第一输入解串器并被配置为响应于数据信号的所述前两个样本和所述后两个样本产生解码过的数据的采样编码器，以及，耦合到所述采样编码器并被配置为从解码过的数据中去除位填充的反向不归零(NRZI)解码器。
9.根据权利要求8所述的装置，其中，所述采样编码器能够调节所述第一时钟和所述第二时钟的计时时间，以补偿时钟漂移导致的比特滑动；其中，所述第一时钟以960兆比特每秒(Mbps)的速度计时；以及，所述第二时钟相移90度，以960Mbps的速度计时；以及，所述第一时钟在0度和180度的过采样时隙计时；以及，所述第二时钟在90度和270度的过采样时隙计时。10.根据权利要求7所述的装置，其中，所述第一输入解串器被配置为执行两次采样，以产生16位采样信号，有8位实际数据以960兆比特每秒(Mbps)的速度进行传输；或者，所述第二输入解串器被配置为执行两次采样，以产生16位采样信号，有8位实际数据相移90度、以960兆比特每秒(Mbps)的速度进行传输。11.根据权利要求7所述的装置，其中，所述装置还包括：耦合到所述总线并被配置为编码从一个或多个可配置逻辑块(LB)中获得的8位数据的反向不归零(NRZI)编码器；其中，所述装置还包括：耦合到所述NRZI编码器并被配置为将8位数据串行化为串行位流以进行高速数据传输的8:1输出串行器；以及，耦合到所述8:1输出串行器并被配置为根据时钟速度为480兆比特每秒的第三时钟传输所述串行位流的发送器。12.一种包含能够执行用户可配置逻辑功能的可编程设备的装置，所述装置包括：总线，包含用于根据高速通用串行总线(USB)协议传输信号的P通道和N通道；反向不归零(NRZI)编码器，耦合到所述总线并被配置为编码从一个或多个可配置逻辑块中获得的8位数据；8:1输出串行器，耦合到所述NRZI编码器并被配置为将8位数据串行化为8位序列以进行高速数据传输；以及发送器，耦合到所述8:1输出串行器并被配置为根据时钟速度为480兆比特每秒的传输时钟传输所述8位序列。13.根据权利要求12所述的装置，其中，所述装置还包括：第一输入解串器，所述第一输入解串器耦合到所述P通道并被配置为根据具有运行速度为所述P通道数据速率的两倍的时钟周期的第一时钟获得所述P通道上的数据信号的前两个样本；或者，第二输入解串...

【专利技术属性】
技术研发人员：格兰特，
申请(专利权)人：广东高云半导体科技股份有限公司，
类型：发明
国别省市：