一种半导体衬底的沟槽栅蚀刻方法及器件技术

本发明专利技术公开了一种半导体衬底的沟槽栅蚀刻方法，包含：步骤一，在衬底的表面上形成掩模；步骤二，使用变压器耦合等离子体穿过掩模朝向衬底的内部蚀刻成沟槽，其中，控制变压器耦合等离子体的射频功率为5

【技术实现步骤摘要】
一种半导体衬底的沟槽栅蚀刻方法及器件


[0001]本专利技术涉及半导体
，特别涉及一种半导体衬底的沟槽栅蚀刻方法。

技术介绍

[0002]使用变压器耦合等离子体(TCP)在半导体衬底上蚀刻沟槽时，需严格控制TCP的工艺参数，以确保蚀刻出的沟槽具有良好的表面形貌及稳定的电学性能。过高的射频功率和或反应气体流量过大等因素都会导致沟槽表面形貌受损，例如因构成掩模的氧化物和构成衬底的硅被蚀刻的速率不同而在沟槽顶端形成尖角或凹槽等缺陷，甚至会导致半导体的电学性能不稳定。由此，现有技术中通常将工艺参数控制为：射频功率为1.25kW、抽气速率为1300L/S、反应气体流量为1600sccm。然而，在现有工艺参数下，针对沟槽深度较深的产品而言，蚀刻时间长，生产效率低，已无法满足产能要求。
[0003]因此，如何在确保良品率的情况下提高了产能成为半导体生产领域亟待解决的技术问题。

技术实现思路

[0004]为了解决现有的技术问题，本申请提供一种半导体衬底的沟槽栅蚀刻方法，其通过调整现有TCP工艺参数与表面蚀刻相结合，在确保良品率的情本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体衬底的沟槽栅蚀刻方法，其特征在于，包含：步骤一，在衬底的表面上形成掩模；步骤二，使用变压器耦合等离子体穿过所述掩模朝向所述衬底的内部蚀刻成沟槽，其中，控制所述变压器耦合等离子体的射频功率为5-7kW；步骤三，去除所述掩模；步骤四，对所述衬底进行表面蚀刻；以及步骤五，对所述衬底和所述沟槽进行表面处理。2.根据权利要求1所述的方法，其特征在于，在所述步骤二中，所述变压器耦合等离子体的射频功率为6kW。3.根据权利要求1所述的方法，其特征在于，在所述步骤二中，所述变压器耦合等离子体的反应气体流量为2200-2600sccm。4.根据权利要求3所述的方法，其特征在于，在所述步骤二...

【专利技术属性】
技术研发人员：高新立，石新欢，
申请(专利权)人：和舰芯片制造苏州股份有限公司，
类型：发明
国别省市：