三态数字结构制造技术

一种三态数字结构，其具备接地（GND）、电压（VDD）及空接（FLOAT）三种状态，只要在设计芯片时，在内部设置二储存单元（Storage Unit）及一包含二限流器（Current Limiter）与二切换器（switch）的接垫电路，就可以比传统技术的端口少，等于一个端口就可以有三种状态，相较于传统一个端口只能有二种状态，本发明专利技术只要在每个端口多二个储存单元接上这个接垫电路就可以做到三种状态。藉此，使用上拉与下拉的电路特性去识别端口的连接状态，能令一个端口可以通过GND、VDD及FLOAT三种状态判断多个定义，进而能省掉一个接垫，达到节省芯片的空间与成本的功效。功效。功效。

【技术实现步骤摘要】
三态数字结构


[0001]本专利技术有关于一种三态数字结构，尤指涉及一种使用上拉(Pull Up)与下拉(Pull Down)的电路特性去识别端口(port)的连接状态，特别是指能令一个端口可以通过接地(GND)、电压(VDD)及空接(FLOAT)三种状态判断多个定义。

技术介绍

[0002]影像传感器普遍使用于电子装置，而随着电子装置的小型化，影像传感器的芯片面积也需跟着减小。在减小芯片面积的过程中，接脚(pin)数目是重要的决定因素之一。因为一般芯片里面的接脚很占空间，比一般电路还大，多一个接垫(paid)就多一个方块位置，而传统技术的数字做法是二个状态，一个接脚仅有0跟1这二个状态，造成接垫大量设置，因此被视为使整体电路的面积增大及因此亦使电路制造成本增加的负担。
[0003]鉴于电路板空间紧凑，需要尽可能地节省空间以用于其它有价值的功能，但上述传统设计方法不但耗费芯片的空间、成本，很显然地，亦浪费掉许多电路板上的宝贵空间。故，一般无法符合使用者于实际使用时所需。

技术实现思路

[0004]本专利技术的主要目的在于，克服已知技术所遭遇的上述问题，并提供一种三态数字结构，其使用上拉与下拉的电路特性去识别端口的连接状态，能令一个端口可以通过GND、VDD及FLOAT三种状态判断多个定义，进而能省掉一个接垫，能节省芯片的空间与成本。
[0005]为达以上目的，本专利技术采用的技术方案是：一种三态数字结构，其包括：一接垫电路，包括一第一切换器(switch)、一电源限流器(Current Limiter)，耦接于VDD与该第一切换器之间、一第二切换器、及一接地限流器，耦接于GND与该第二切换器之间，且该第一、二切换器共同连接至一端口，在此一个端口下决定三个组态，分别为VDD、GND及FLOAT三种状态，而该电源限流器为该端口的上拉的电源限流器，该接地限流器为该端口的下拉的接地限流器，该接垫电路具备该端口至VDD的上拉路径及该端口至GND的下拉路径；一第一储存单元(Storage Unit)，与该接垫电路连接，用以自该接垫电路读取及储存该端口至VDD的上拉路径时该端口的组态；以及一第二储存单元，与该接垫电路连接，用以自该接垫电路读取及储存该端口至GND的下拉路径时该端口的组态；当该接垫电路透过该第一、二切换器切换上拉路径与下拉路径之后，该第一储存单元与该第二储存单元的储存值，会因为端口连接的三种可能状态，产生三种储存值组合而可供辨识一个端口中的多个定义。
[0006]于本专利技术上述实施例中，该第一、二切换器在未被驱动时保持在默认状态下的断路状态，而该第一、二储存单元在未被驱动时保持在默认状态下的未致能(disabled)状态。
[0007]于本专利技术上述实施例中，该接垫电路于该端口至VDD的上拉路径时，该第一切换器为短路状态，该第一储存单元为致能(enabled)状态，且该第二切换器为断路状态，该第二储存单元为未致能状态，此时该第一储存单元将读取及储存该端口组态。
[0008]于本专利技术上述实施例中，该接垫电路于该端口至GND的下拉路径时，该第一切换器
为断路状态，该第一储存单元为未致能状态，且该第二切换器为短路状态，该第二储存单元为致能状态，此时该第二储存单元将读取及储存该端口组态。
[0009]于本专利技术上述实施例中，该电源限流器与该接地限流器可为电阻、二极管(Diode)、或电流源。
[0010]于本专利技术上述实施例中，该第一储存单元与该第二储存单元可为锁存器(Latch)、缓存器、电容、或内存。
附图说明
[0011]图1是本专利技术的三态数字结构电路示意图。
[0012]图2是本专利技术三态数字结构应用在上拉状态的电路示意图。
[0013]图3是本专利技术三态数字结构应用在下拉状态的电路示意图。
[0014]标号对照：
[0015]接垫电路1
[0016]第一切换器11
[0017]电源限流器12
[0018]第二切换器13
[0019]接地限流器14
[0020]第一储存单元2
[0021]第二储存单元3
[0022]端口4。
具体实施方式
[0023]请参阅图1至图3所示，分别为本专利技术的三态数字结构电路示意图、本专利技术三态数字结构应用在上拉状态的电路示意图、及本专利技术三态数字结构应用在下拉状态的电路示意图。如图所示：本专利技术为一种三态数字结构，其包括一接垫电路1、一第一储存单元(Storage Unit)2、以及一第二储存单元3所构成。
[0024]上述所提的接垫电路1包括一第一切换器(switch)11、一电源限流器(Current Limiter)12，耦接于VDD与该第一切换器11之间、一第二切换器13、及一接地限流器14，耦接于GND与该第二切换器13之间，且该第一、二切换器11、13共同连接至一端口(port)4，在此一个端口4下可以决定三个组态，分别为VDD、GND及空接(FLOAT)三种状态，而该电源限流器12为该端口4的上拉(Pull Up)的电源限流器，该接地限流器14为该端口4的下拉(Pull Down)的接地限流器，该接垫电路1具备该端口4至VDD的上拉路径及该端口4至GND的下拉路径。
[0025]该第一储存单元2与该接垫电路1连接，用以自该接垫电路1读取及储存该端口4至VDD的上拉路径时该端口4的组态。
[0026]该第二储存单元3与该接垫电路1连接，用以自该接垫电路1读取及储存该端口4至GND的下拉路径时该端口4的组态。当该接垫电路1透过该第一、二切换器11、13切换上拉路径与下拉路径之后，该第一储存单元2与该第二储存单元3的储存值，会因为端口4连接的三种可能状态，产生三种储存值组合而可供辨识一个端口4中的多个定义。如是，藉由上述揭
露的结构构成一全新的三态数字结构。
[0027]一开始时，第一、二切换器(SW1、SW2)11、13在未被驱动时都保持在默认状态下的断路状态，避免耗电流，而第一、二储存单元(Storage Unit1、Storage Unit2)2、2在未被驱动时都保持在默认状态下的未致能(disabled)状态，不执行任何程序，如图1所示。
[0028]当进行第一道控制，即接垫电路1透过该第一切换器11切换为端口4至VDD的上拉路径时，该第一切换器11为短路状态，该第一储存单元2为致能(enabled)状态，且该第二切换器13为断路状态，该第二储存单元3为未致能状态，不执行任何程序，此时该端口4组态将直接由该第一储存单元2读取及储存，如果该端口4连接状态读取为VDD时，该第一储存单元2储存为1、如果该端口4连接状态读取为GND时，该第一储存单元2储存为0、以及如果该端口4连接状态读取为FLOAT时，该第一储存单元2储存为1，如图2及表1所示。
[0029]表1
[0030][0031]当进行第二道控制，即接垫电路1透过该第二切换器13切换为端口4至GND的下拉路径时，该第一切本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三态数字结构，其特征在于，其包括：一接垫电路，包括一第一切换器、一电源限流器，耦接于VDD与该第一切换器之间、一第二切换器、及一接地限流器，耦接于GND与该第二切换器之间，且该第一、二切换器共同连接至一端口，在此一个端口下决定三个组态，分别为VDD、GND及空接三种状态，而该电源限流器为该端口的上拉的电源限流器，该接地限流器为该端口的下拉的接地限流器，该接垫电路具备该端口至VDD的上拉路径及该端口至GND的下拉路径；一第一储存单元，与该接垫电路连接，用以自该接垫电路读取及储存该端口至VDD的上拉路径时该端口的组态；以及一第二储存单元，与该接垫电路连接，用以自该接垫电路读取及储存该端口至GND的下拉路径时该端口的组态；当该接垫电路透过该第一、二切换器切换上拉路径与下拉路径之后，该第一储存单元与该第二储存单元的储存值，会因为端口连接的三种可能状态，产生三种储存值组合而可供辨识一个端口中的多个定义。2.如权利要求1所述的三态数...

【专利技术属性】
技术研发人员：詹朋翰，林俊贤，李盛城，林文胜，苏育正，
申请(专利权)人：敦南科技股份有限公司，
类型：发明
国别省市：