具有应力介质层的横向双扩散半导体场效应晶体管及其制作方法技术

本发明专利技术公开了一种具有应力介质层的横向双扩散半导体场效应晶体管及其制作方法。该器件在衬底上半部分设置部分折叠状结构；折叠漂移区表面淀积应力介质层，应力介质层表面覆盖延伸栅电极，位于应力介质层上方的平面延伸栅电极与平面漏区消除全折叠结构拐角处的电场集中，避免在拐角处发生提前击穿，器件的击穿电压提高。应力介质层通过三个面两个维度向漂移区施加沿X方向的积极应力，该积极应力在漂移区内叠加从而诱导漂移区内载流子迁移率提高；同时，器件在关断状态时，漂移区最优掺杂浓度提高；在开启状态时，漂移区表面形成载流子积累层，载流子积累层能够作为低阻电流通路减小器件的比导通电阻。小器件的比导通电阻。小器件的比导通电阻。

【技术实现步骤摘要】
具有应力介质层的横向双扩散半导体场效应晶体管及其制作方法


[0001]本专利技术涉及半导体器件领域，特别是涉及一种具有应力介质层的横向双扩散半导体场效应晶体管及其制作方法。

技术介绍

[0002]横向双扩散金属氧化物半导体场效应晶体管(Lateral Double
–
diffused MOSFET，简称LDMOS)得益于制作在器件表面的三个电极能够通过BCD(Bipolar
‑
CMOS
‑
DMOS)工艺与数字和模拟电路进行单片集成。其具有易集成，热稳定性好，较好的频率稳定性，低功耗，多子导电，功率驱动小，开关速度高等优点被广泛应用于功率集成电路中。
[0003]LDMOS器件的面积在整个芯片中占比很大，其功耗远大于芯片中的其他模拟、数字器件，占据了整个功率集成电路大部分损耗，但是对于LDMOS器件，高击穿电压与低比导通电阻在设计和工艺制造上互为矛盾。因此，在不牺牲器件击穿电压的前提下通过进一步减小器件的比导通电阻来减小芯片功率损耗是十分必要的，低阻新型LDMOS器件设计是功率半导体领域实现节能减排的关键技术之一。
[0004]为此，设计者们提出了具有延伸栅电极的折叠结构来减小器件的比导通电阻。延伸栅电极在漂移区表面吸引载流子从而实现低阻电流通路；延伸栅电极辅助耗尽漂移区提高漂移区的最优掺杂浓度；折叠结构提高器件的沟道密度与低阻电流通路密度。然而在器件反向耐压时，折叠结构的拐角处发生电场集中，器件在拐角处发生提前击穿，限制器件的击穿电压进一步提高。此外，漂移区表面载流子积累与漂移区最优掺杂浓度提高会导致强烈的载流子间散射与电离杂质散射，从而导致载流子迁移率下降。

技术实现思路

[0005]为了解决传统折叠结构晶体管在器件反向耐压时击穿特性差，以及漂移区表面载流子积累与漂移区最优掺杂浓度提高会导致强烈的载流子间散射与电离杂质散射，导致载流子迁移率下降等问题，本专利技术提供了一种具有应力介质层的横向双扩散半导体场效应晶体管。
[0006]同时，本专利技术还提供了该具有应力介质层的横向双扩散半导体场效应晶体管的制作方法。
[0007]本专利技术的具体技术方案如下：
[0008]一种具有应力介质层的横向双扩散半导体场效应晶体管，包括半导体材料的衬底；衬底上半部分通过沟槽刻蚀工艺形成部分折叠状结构；
[0009]衬底下半部分的左右两侧分别形成有基区和漂移区；
[0010]基区表面形成有源区；
[0011]漂移区对应的非折叠状结构区域形成有漏区；
[0012]源区的左侧形成有基区衬底接触；
[0013]在折叠状结构处且对应于漂移区的部分形成有缓冲层和应力介质层，且缓冲层和应力介质层均成倒“U”字形，缓冲层位于应力介质层与漂移区之间，应力介质层的长度与漂移区长度相当，应力介质层右边界位于漂移区中漏区一侧，应力介质层左边界靠近漂移区和基区分界线的右侧；
[0014]在折叠状结构处且对应于基区的部分形成有栅绝缘层；
[0015]在栅绝缘层表面以及应力介质层的顶部形成有延伸栅电极；延伸栅电极长度根据耐压需求进行调整；
[0016]在折叠状结构处且对应于源区与基区衬底接触的部分形成有源电极；源电极呈倒“U”字形；
[0017]漏区的顶面形成有平板结构的漏电极。
[0018]进一步地，上述折叠状结构中凸起的高度与凸起的宽度比值范围为1～4。
[0019]进一步地，上述折叠状结构中凸起的宽度与衬底宽度之比范围是1/4～1/2。
[0020]进一步地，上述位于凸起顶部的应力介质层(8)厚度与飘移区长度之比范围是1/20～1/5。
[0021]进一步地，上述应力介质层(8)厚度与缓冲层(7)厚度之比为10～100。
[0022]进一步地，上述应力介质层(8)本征应力大小的典型值为2Gpa～4Gpa。
[0023]另外，本专利技术还提供了制作上述具有应力介质层的横向双扩散半导体场效应晶体管的方法，包括以下步骤：
[0024]步骤1：取半导体材料作为衬底；
[0025]步骤2：在衬底上通过离子注入或热扩散工艺形成基区和漂移区；
[0026]步骤3：在基区和漂移区通过离子注入分别形成源区与漏区；
[0027]步骤4：在基区中源区外侧通过离子注入形成基区衬底接触；
[0028]步骤5：在衬底表面漏区之外的区域通过等离子刻蚀形成部分折叠状结构；
[0029]步骤6：在衬底表面生长缓冲层；
[0030]步骤7：在缓冲层上淀积应力介质层，通过调整淀积工艺参数，介质层具有本征应力；
[0031]步骤8：通过等离子刻蚀法对应力介质层进行刻除，只保留漂区上方的应力介质层；
[0032]步骤9：通过等离子刻蚀法对缓冲层进行刻除，只保留漂移区上方的缓冲层；
[0033]步骤10：在衬底表面生长栅氧化层并淀积多晶硅，再刻蚀多晶硅形成延伸栅电极；
[0034]步骤11：在器件表面淀积钝化层，然后刻蚀接触孔；
[0035]步骤12：在源区和基区衬底接触上方通过接触孔短接形成源电极；
[0036]步骤13：在漏区上方通过接触孔形成漏电极。
[0037]本专利技术技术方案的有益效果如下：
[0038]1、本专利技术的器件在反向耐压时，应力介质层顶部的延伸栅电极与平面漏区使平板漏电极至延伸栅电极的等势线均匀分布在凸起上方的应力介质层内，消除了全折叠结构拐角处的电场集中，器件的击穿电压提高。
[0039]2、本专利技术将应力材料用作栅介质层，不需要额外设置隔离层施加应力从而节约芯片面积。
[0040]3、本专利技术将应力材料用作栅介质层可以从两个维度(Y和Z方向)施加应力，由两个维度施加的积极应力在漂移区内发生叠加从而获得更大的应力诱导漂移区内载流子迁移率提高；
[0041]4、本专利技术通过在Y方向施加应力消除了在器件宽度方向上的应力衰减。
[0042]5、本专利技术通过施加沿X方向应力(对于N沟道LDMOS是张应力S
xx
>0，对于P沟道LDMOS是压应力S
xx
<0)改善迁移率，根据压阻迁移率模型(Shu T C,Wang W C,Huang J,et al.Exploring the effect of width on performance enhancement in NMOSFETs with a silicon
–
carbon alloy stressor and a tensile stress silicon nitride liner[J].Applied Surface Science,2008,254(19):6177
‑
6181)可以得到<100>晶向电子迁移率公式为：
[0043]μ
xx
＝μ0·...

【技术保护点】

【技术特征摘要】
1.一种具有应力介质层的横向双扩散半导体场效应晶体管，其特征在于：包括半导体材料的衬底(1)；衬底(1)上半部分通过沟槽刻蚀工艺形成部分折叠状结构；衬底(1)下半部分的左右两侧分别形成有基区(2)和漂移区(3)；基区(2)表面形成有源区(4)；漂移区(3)对应的非折叠状结构区域形成有漏区(5)；源区(4)的左侧形成有基区衬底接触(6)；在折叠状结构处且对应于漂移区的部分形成有缓冲层(7)和应力介质层(8)，且缓冲层(7)和应力介质层(8)均成倒“U”字形，缓冲层(7)位于应力介质层(8)与漂移区(3)之间，应力介质层(8)的长度与漂移区(3)长度相当，应力介质层(8)右边界位于漂移区(3)中漏区(5)一侧，应力介质层(8)左边界靠近漂移区(3)和基区(2)分界线的右侧；在折叠状结构处且对应于基区(2)的部分形成有栅绝缘层(9)；在栅绝缘层(9)表面以及应力介质层(8)的顶部形成有延伸栅电极(10)；延伸栅电极(10)长度根据耐压需求进行调整；在折叠状结构处且对应于源区(4)与基区衬底接触(6)的部分形成有源电极(11)；源电极(11)呈倒“U”字形；漏区(5)的顶面形成有平板结构的漏电极(12)。2.根据权利要求1所述的具有应力介质层的横向双扩散半导体场效应晶体管，其特征在于：折叠状结构中凸起的高度与凸起的宽度比值范围为1～4。3.根据权利要求1所述的具有应力介质层的横向双扩散半导体场效应晶体管，其特征在于：折叠状结构中凸起的宽度与衬底宽度之比范围是1/4～1/2。4.根据权利要求1所述的具有应力介质层的横向双扩散半导体场效应晶体管，其特征在于：位于凸起顶部的应力介质层...

【专利技术属性】
技术研发人员：段宝兴，李明哲，杨银堂，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：