基于TileLink的芯片互联电路及数据传输方法技术

本发明专利技术公开了基于TileLink的芯片互联电路及数据传输方法，属于芯片互联技术领域。本发明专利技术的互联电路包括：发送端和接收端；所述发送端和所述接收端分别被设置在采用TileLink总线的第一芯片和第二芯片内，本发明专利技术可通过增加通道间仲裁和统一各通道数据格式的方式，解决了现有技术中无法进行多通道数据跨片传输问题，且可根据TileLink总线数据宽度灵活配置电路结构；通过参数化配置串化电路，使互联电路可以适配任意接口宽度的SerDes；通过在仲裁电路中设置优先级保证了消息在TileLink总线网络的传输过程中不会进入路由环路或资源死锁，避免了总线死锁现象的发生，极大优化了芯片互联结构和数据传输方法。片互联结构和数据传输方法。片互联结构和数据传输方法。

【技术实现步骤摘要】
基于TileLink的芯片互联电路及数据传输方法


[0001]本专利技术涉及基于TileLink的芯片互联电路及数据传输方法，属于芯片互联


技术介绍

[0002]在逐渐到来的后摩尔时代，芯片先进制程逐渐逼近物理极限，另一方面，先进制程的设计成本也水涨船高。在此背景下，将SoC系统分成多片芯片，再通过片间互联形成整体的方案优势渐显。而如何实现芯片间的互联以及芯片间的数据传输是其中的重要问题。
[0003]TileLink总线是专为RISC
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V指令集CPU设计的一种高速、低延迟、高吞吐量、可扩展的片内总线，用于连接处理器核、cache、DMA及其他设备。TileLink总线支持从单一外设到高吞吐量的复杂多外设的所有通讯需求，为任意数量的缓存和非缓存主设备提供一致性的访问。
[0004]TileLink总线协议定义了5个通道，每个通道的方向及具体功能如下，通道A：由主设备到从设备，传送一个请求，访问指定的地址范围或对数据进行缓存操作。通道B：由从设备到主设备，传输一个请求，对主代理已缓存的某个地址上的数据本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于TileLink的芯片互联电路，其特征在于，所述互联电路包括：发送端和接收端；所述发送端和所述接收端分别被设置在采用TileLink总线的第一芯片和第二芯片内，所述第一芯片和第二芯片连接，所述互联电路实现所述第一芯片和所述第二芯片的片间互联和数据传输；所述发送端包括：第一TileLink串化解串模块、第一Serdes控制模块；所述第一TileLink串化解串模块用于把接收到的来自TileLink总线的数据进行格式统一并串化处理后发送给所述第一Serdes控制模块，还用于将接收到的来自所述第一Serdes控制模块的串化数据恢复成TileLink总线对应通道的数据，并传输给TileLink总线；所述接收端包括：第二TileLink串化解串模块、第二Serdes控制模块；所述第二TileLink串化解串模块用于把接收到的来自TileLink总线的数据进行格式统一并串化处理后发送给所述第二Serdes控制模块，还用于将接收到的来自所述第二Serdes控制模块的串化数据恢复成TileLink总线对应通道的数据，并传输给TileLink总线；所述第一Serdes控制模块和所述第二Serdes控制模块通过串行差分线连接。2.根据权利要求1所述的芯片互联电路，其特征在于，所述第一TileLink串化解串模块包括：第一通道仲裁模块、第一数据串化模块、第一数据解串模块；所述第一Serdes控制模块包括：第一数据FIFO模块、第一控制模块、第一SerDes模块；在所述发射端，TileLink总线A、C、E中的若干通道连接所述第一通道仲裁模块的输入；所述第一通道仲裁模块的输出连接所述第一数据串化模块的输入；所述第一数据串化模块的输出连接所述第一SerDes模块的并行数据输入端口；所述第一SerDes模块的并行数据输出端口连接所述第一数据FIFO模块的数据输入；所述第一数据FIFO模块的数据输出连接所述第一数据解串模块的输入；所述第一数据FIFO模块的数据数量输出端口连接所述第一控制模块；所述第一控制模块连接所述第一SerDes模块的控制端口；所述第一数据解串模块的输出连接所述TileLink总线B、D中的若干通道；所述第一通道仲裁模块用于将TileLink总线A、C、E中的若干通道的数据格式进行统一后，仲裁出一路通道数据进行发送；所述第一数据串化模块用于将仲裁出的通道数据按所述第一SerDes模块发送能力进行串化；所述第一数据FIFO模块用于缓存所述第一SerDes模块输出的数据，数据先入先出，并将内部的数据数量输出给所述第一控制模块；所述第一控制模块用于根据所述第一FIFO模块内数据数量对所述第一SerDes模块进行流量控制，控制所述第一SerDes模块工作状态；所述第一数据解串模块用于将串化的数据恢复成TileLink总线对应通道的数据；所述第一SerDes模块，用于将并行数据串行发送，并接收来自所述接收端的串行数据后并行输出。3.根据权利要求2所述的芯片互联电路，其特征在于，所述第二TileLink串化解串模块包括：第二通道仲裁模块、第二数据串化模块、第二数据解串模块；所述第二Serdes控制模块包括：第二数据FIFO模块、第二控制模块、第二SerDes模块；在所述接收端，TileLink总线B、D中的若干通道连接所述第二通道仲裁模块的输入；所述第二通道仲裁模块的输出连接所述第二数据串化模块的输入；所述第二数据串化模块的输出连接所述第二SerDes模块的并行数据输入端口；所述第二SerDes模块的并行数据输出端口连接所述第二数据FIFO模块的数据输入；所述第二数据FIFO模块的数据输出连接所述第二数据解串模块的输入；所述第二数据FIFO模块的数据数量输出端口连接所述第二控制
模块；所述第二控制模块连接所述第二SerDes模块的控制端口；所述第二数据解串模块的输出连接所述TileLink总线A、C、E中的若干通道；所述第二通道仲裁模块用于将TileLink总线B、D中的若干通道的数据格式进行统一后，仲裁出一路通道数据进行发送；所述第二数据串化模块用于将仲裁出的通道数据按所述第二SerDes模块发送能力进行串化；所述第二数据FIFO模块用于缓存所述第二SerDes模块输出的数据，数据先入先出，并将内部的数据数量输出给所述第二控制模块；所述第二控制模...

【专利技术属性】
技术研发人员：虞致国，洪广伟，顾晓峰，
申请(专利权)人：江南大学，
类型：发明
国别省市：