基于TileLink总线的芯片互联架构及互联方法技术

本发明专利技术公开了基于TileLink总线的芯片互联架构及互联方法，属于芯片互联技术领域。本发明专利技术针对基于TileLink总线的芯片间数据的交互，设计了TileLink消息的组帧转发架构，将TileLink总线消息以帧的形式跨芯片串行传输，使得以TileLink总线作为片上总线的芯片间可以进行数据交互。本发明专利技术包括发送端和接收端，发送端负责预处理TileLink消息，对A通道组帧和发送，接收响应消息；接收端负责接收请求消息，对D通道响应消息组帧和发送。本发明专利技术芯片间TileLink数据采用SerDes进行串行传输，使用较少的芯片引脚；时钟内嵌在数据中，不需要传输随路时钟，避免了数据和时钟的传播延时不同。避免了数据和时钟的传播延时不同。避免了数据和时钟的传播延时不同。

【技术实现步骤摘要】
基于TileLink总线的芯片互联架构及互联方法


[0001]本专利技术涉及基于TileLink总线的芯片互联架构及互联方法，属于芯片互联


技术介绍

[0002]半导体技术通过与计算机技术的有效结合得到了很大的发展，同时也促进了计算机技术的发展。随着半导体技术的快速发展，例如中央处理器(CPU)、数字信号处理(DSP)、可编程逻辑阵列(FPGA)等数据处理芯片的性能都有大幅度提升，但仍无法满足高性能大数据量的应用需求。因此，芯片系统逐渐由单核向多核、由多核向多片发展是必然趋势。而如何实现芯片间的互联及跨芯片的数据传输是其中的重要问题。
[0003]TileLink总线是加州大学伯克利分校和SiFive于2014年为RISC
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V指令集CPU设计的一种片内总线，可为多个主设备提供对内存和其他从设备的一致内存映射访问，用于在芯片内连接各个功能部件并在它们间传输数据。TileLink设计用于片上系统(System
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on
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Chip)，可连接通用多处理器(multiprocessors)、协处理器、加速器、DMA引擎以及各种简单或复杂的设备。具有低延迟、高吞吐量、可扩展且高速的特点。
[0004]针对基于TileLink总线设计的芯片系统，目前尚没有芯片间具体互联的方法和架构方案，并且基于TileLink总线的芯片在与其他芯片连接时存在如下问题：TileLink总线是片内并行总线，数据位宽很大，若直接采用TileLink总线进行芯片间的互联，则需要很多芯片引脚，并且在并行数据传输过程中，并行数据各个位的传播延时不相等，或者时钟的传播延时和数据的传播延时不相等，都会导致数据接收端不能正确接收数据。有鉴于此，本专利技术提供了一种将TileLink总线的并行数据组帧后，逐帧将数据串行传输的方法。

技术实现思路

[0005]为使以TileLink为总线的芯片间完成数据传输，本专利技术提出了基于TileLink总线的芯片互联架构及互联方法，完成对TileLink通道之间消息的组帧转发。
[0006]根据本专利技术的技术方案，所述互联架构包括发送端和接收端，所述发送端被设置于采用TileLink总线的芯片1，所述接收端被设置于采用TileLink总线的芯片2，以实现芯片1和芯片2的片间互联及数据传输。
[0007]所述发送端包括单拍化模块，限制位宽模块，组帧发送模块，解帧接收模块，控制模块，数据FIFO模块和SerDes模块；所述接收端包括组帧发送模块，解帧接收模块，控制模块，数据FIFO模块和SerDes模块；并且，发送端的控制模块，数据FIFO模块和SerDes模块与接收端的控制模块，数据FIFO模块和SerDes模块相同。
[0008]所述芯片1内，所述发送端通过TileLink总线通道与TileLink总线连接；所述发送端内，所述单拍化模块与所述限制位宽模块相互连接；所述限制位宽模块连接至所述组帧发送模块连接，所述组帧发送模块连接至所述SerDes模块；所述SerDes模块与所述解帧接收模块、所述数据FIFO模块依次连接，所述数据FIFO模块连接至所述限制位宽模块，所述数
据FIFO模块还连接至所述控制模块；所述控制模块连接至所述发送端的输入端，并与SerDes模块相连接。
[0009]所述芯片2内，所述接收端通过TileLink总线通道与TileLink总线连接，所述接收端内，所述组帧发送模块、所述SerDes模块、所述解帧接收模块、所述数据FIFO模块及所述控制模块的连接方式与所述发送端相同。
[0010]根据本专利技术的互联架构的具体连接情况如图1所示，其中，所述芯片1内：所述发送端的输入连接TileLink总线A通道，所述发送端的输出连接TileLink总线D通道。
[0011]所述A通道连接所述单拍化模块的输入和输出，连接所述限制位宽模块的输入和输出，并连接至组帧发送模块的输入；所述组帧发送模块的输出连接所述SerDes模块的并行输入数据端口，所述SerDes模块的并行数据输出端口连接所述解帧接收模块的输入，所述解帧接收模块的输出连接所述数据FIFO模块的输入。
[0012]所述D通道连接所述单拍化模块的输入和输出，连接所述限制位宽模块的输入和输出，并连接至所述数据FIFO模块的输出；所述数据FIFO模块的数据数目输出端口还连接控制模块的输入；所述控制模块的SerDes状态控制输入端口连接到所述发送端的输入，并且所述控制模块输出连接所述SerDes模块工作状态控制端口。
[0013]并且，所述芯片2内，所述接收端的输出连接TileLink总线A通道，所述接收端的输入连接TileLink总线D通道。
[0014]所述接收端内，所述SerDes模块的并行数据输出端口连接所述解帧接收模块的输入，所述SerDes模块的工作状态控制端口连接所述控制模块的输出，所述SerDes模块的并行数据输入端口连接所述组帧发送模块的输出；所述解帧接收模块的输出连接所述数据FIFO模块的输入；所述数据FIFO模块的数据数目输出端口连接所述控制模块的输入；所述控制模块的SerDes状态控制输入端口连接到所述接收端的输入。
[0015]根据本专利技术所述的互联结构，可选地，针对不同的传输距离，所述芯片1与所述芯片2之间的连接可采用金属连接、PCB连接和信号线连接。
[0016]根据本专利技术所述的互联结构，芯片1内，TileLink总线与单拍化模块间，单拍化模块与限制位宽模块间，限制位宽模块与组帧发送模块间，组帧发送模块与SerDes模块间，限制位宽模块与数据FIFO模块间，数据FIFO模块与解帧接收模块间，采用VALID、READY握手机制传输数据。并且，芯片2内，SerDes模块与组帧发送模块间，数据FIFO模块与TileLink总线间，组帧发送模块与TileLink总线间，采用VALID、READY握手机制传输数据。
[0017]根据本专利技术所述的互联结构，所述发送端内，所述单拍化模块用于将TileLink总线的请求切分成单拍的消息，同时将TileLink总线的source信号扩展一定位宽来表示切分出的新消息；所述限制位宽模块用于限制TileLink总线的source信号位宽；所述组帧发送模块用于将TileLink总线A通道的消息组帧成数据并通过发送状态机一帧一帧输出给SerDes模块；所述解帧接收模块用于接收通过SerDes模块回传的数据，并将数据存入数据FIFO模块。
[0018]根据本专利技术所述的互联结构，所述接收端内，所述组帧发送模块用于将回传的D通道响应消息组帧成数据并通过发送状态机一帧一帧输出给SerDes模块；所述解帧接收模块用于接收通过SerDes模块的数据，并将数据存入数据FIFO模块。
[0019]根据本专利技术所述的互联结构，所述发送端内，所述控制模块用于控制所述SerDes
模块的工作状态，并且根据所述数据FIFO模块中的数据数目对所述SerDes模块进行流量控制本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.基于TileLink总线的芯片互联架构，其特征在于，所述互联架构包括发送端和接收端，所述发送端被设置于采用TileLink总线的芯片1，所述接收端被设置于采用TileLink总线的芯片2，以实现芯片1和芯片2的片间互联及数据传输；所述发送端包括单拍化模块，限制位宽模块，组帧发送模块，解帧接收模块，控制模块，数据FIFO模块和SerDes模块；所述接收端包括组帧发送模块，解帧接收模块，控制模块，数据FIFO模块和SerDes模块；并且，发送端的控制模块，数据FIFO模块和SerDes模块与接收端的控制模块，数据FIFO模块和SerDes模块相同；所述芯片1内，所述发送端通过TileLink总线通道与TileLink总线连接；所述发送端内，所述单拍化模块与所述限制位宽模块相互连接；所述限制位宽模块连接至所述组帧发送模块连接，所述组帧发送模块连接至所述SerDes模块；所述SerDes模块与所述解帧接收模块、所述数据FIFO模块依次连接，所述数据FIFO模块连接至所述限制位宽模块，所述数据FIFO模块还连接至所述控制模块；所述控制模块连接至所述发送端的输入端，并与SerDes模块相连接；所述芯片2内，所述接收端通过TileLink总线通道与TileLink总线连接，所述接收端内，所述组帧发送模块、所述SerDes模块、所述解帧接收模块、所述数据FIFO模块及所述控制模块的连接方式与所述发送端相同。2.根据权利要求1所述的互联结构，其特征在于，所述芯片1内，所述发送端的输入连接TileLink总线A通道，所述发送端的输出连接TileLink总线D通道；所述A通道连接所述单拍化模块的输入和输出，连接所述限制位宽模块的输入和输出，并连接至组帧发送模块的输入；所述组帧发送模块的输出连接所述SerDes模块的并行输入数据端口，所述SerDes模块的并行数据输出端口连接所述解帧接收模块的输入，所述解帧接收模块的输出连接所述数据FIFO模块的输入；所述D通道连接所述单拍化模块的输入和输出，连接所述限制位宽模块的输入和输出，并连接至所述数据FIFO模块的输出；所述数据FIFO模块的数据数目输出端口还连接控制模块的输入；所述控制模块的SerDes状态控制输入端口连接到所述发送端的输入，并且所述控制模块输出连接所述SerDes模块工作状态控制端口。3.根据权利要求1所述的互联结构，其特征在于，所述芯片2内，所述接收端的输出连接TileLink总线A通道，所述接收端的输入连接TileLink总线D通道；所述接收端内，所述SerDes模块的并行数据输出端口连接所述解帧接收模块的输入，所述SerDes模块的工作状态控制端口连接所述控制模块的输出，所述SerDes模块的并行数据输入端口连接所述组帧发送模块的输出；所述解帧接收模块的输出连接所述数据FIFO模块的输入；所述数据FIFO模块的数据数目输出端口连接所述控制模块的输入；所述控制模块的SerDes状态控制输入端口连接到所述接收端的输入。4.根据权利要求1所述的互联结构，其特征在于，针对不同的传输距离，所述芯片1与所述芯片2之间的连接可采用金属连接、PCB连接和信号线连接。5.根据权利要求1或2的任一项所述的互联结构，其特征在于，所述发送端内，所述单拍化模块用于将TileLink总线的请求切分成单拍的消息，同时source信号扩展一定位宽来表示切分出的新消息；所述限制位宽模块用于限制TileLink总线的source信号的位宽；所述组帧发送模块用于将TileLink总线A通道的消息组帧并通...

【专利技术属性】
技术研发人员：虞致国，洪广伟，顾晓峰，
申请(专利权)人：江南大学，
类型：发明
国别省市：