一种应用在MIPI电路的动态阻抗控制电路制造技术

本实用新型专利技术公开了一种应用在MIPI电路的动态阻抗控制电路，包括主机板、数字电位器和FPGA芯片，主机板中接口电路通过MIPI总线与FPGA芯片内部信号线相连，主机板中接口电路通过MIPI差分总线的信号线与数字电位器的差分端连接，数字电位器的输出端通过控制线与FPGA芯片连接，当FPGA芯片与主机板的信号连接中断时，数字电位器中匹配的MOS管开关接通对应的电阻。通过此控制电路在FPGA抓取MIPI数据时实现动态阻抗匹配。实现在不改变FPGA观测电路硬件状况下，通过数字电位器控制电阻以实现阻抗匹配。数字电位器通过控制差分信号线中的电阻实现传输线阻抗匹配。实现传输线阻抗匹配。实现传输线阻抗匹配。

【技术实现步骤摘要】
一种应用在MIPI电路的动态阻抗控制电路


[0001]本技术涉及控制电路
，尤其涉及一种应用在MIPI电路的动态阻抗控制电路。

技术介绍

[0002]现有技术中的阻抗匹配（impedance matching） 主要用于传输线上，以此来达到所有高频的微波信号均能传递至负载点的目的，而且几乎不会有信号反射回来源点，从而提升能源效益。同时FPGA中差分信号阻抗匹配一般通过串接100Ω电阻来实现，但这种方法并不能精确匹配。为此，我们提出了一种应用在MIPI电路的动态阻抗控制电路。

技术实现思路

[0003]本技术提供了一种应用在MIPI电路的动态阻抗控制电路，目的在于通过此控制电路在FPGA抓取MIPI数据时实现动态阻抗匹配。实现在不改变FPGA观测电路硬件状况下，通过数字电位器控制电阻以实现阻抗匹配。数字电位器通过控制差分信号线中的电阻实现传输线阻抗匹配。
[0004]为实现上述技术目的，达到上述技术效果，本技术是通过以下技术方案实现：
[0005]本专利技术的一种应用在MIPI电路的动态阻抗控制电路，包括主机板、数字电位器和FPGA芯片，所述主机板中接口电路通过MIPI总线与所述FPGA芯片内部信号线相连，所述主机板中接口电路通过MIPI差分总线的信号线与所述数字电位器的差分端连接，所述数字电位器的输出端通过控制线与所述FPGA芯片连接。
[0006]本专利技术还包括屏幕，所述主机板中接口电路的MIPI总线与所述屏幕的信号线相连。
[0007]上述数字电位器中设有由多个电阻单元串联构成的电阻阵列。
[0008]上述电阻阵列为99个相同电阻值的电阻单元串联构成。
[0009]上述电阻阵列中任一个电阻单元均接通电子开关，所述电子开关设为MOS管，相应的电阻单元均通过相应的MOS管接通所述数字电位器的控制端。
[0010]上述数字电位器的差分端设有放大器和端接电阻。
[0011]本技术的有益效果是：本技术通过此控制电路在FPGA抓取MIPI数据时实现动态阻抗匹配。实现在不改变FPGA观测电路硬件状况下，通过数字电位器控制电阻以实现阻抗匹配。数字电位器通过控制差分信号线中的电阻实现传输线阻抗匹配。
附图说明
[0012]为了更清楚地说明本技术实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0013]图1是本技术的系统结构框架图；
[0014]图2是本技术的电路结构图框图；
[0015]图3是本技术的主机板电路图；
[0016]图4是本技术的数字电位器电路图；
[0017]图5是本技术数字电位器差分端电路图。
[0018]图中标号：10、主机板；20、数字电位器；30、屏幕；40、FPGA芯片。
具体实施方式
[0019]下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本技术保护的范围。
[0020]请参阅图1、图2和图3所示，本实施例为一种应用在MIPI电路的动态阻抗控制电路，包括主机板10、数字电位器20和FPGA芯片40，主机板10中接口电路通过MIPI总线与FPGA芯片40内部信号线相连，主机板10中接口电路通过MIPI差分总线的信号线与数字电位器20的差分端连接，数字电位器20的输出端通过控制线与FPGA芯片40连接，且数字电位器20中设有多个电阻单元串联构成的电阻阵列，电阻阵列中任一终端和任一个电阻单元均接通电子开关，电子开关设为MOS管控制。具体的还包括屏幕30，主机板10中接口电路的MIPI总线与屏幕30的信号线相连。
[0021]请参阅图4，本实施例的数字电位器20内设有99个串联的相同电阻值的电阻单元并构成电阻阵列，每个相邻电阻单元之间均接通MOS管，相应的电阻单元均通过相应的MOS管接通所述数字电位器20的控制端。需要说明数字电位器20包括输入控制、计数器和解码部分、非易失性存储器和电阻阵列。输入控制部分类似是一个可上行和下行的计数器。计数器中的数据将会被解码变成单个电信号转换电阻阵列的抽头点，在特定的控制下，计数器中的数据内容可以存储在非易失性的存储器中，也可以在后续的操作。当FPGA芯片40与主机板10的信号连接中断时，数字电位器20中匹配的MOS管开关接通对应的电阻单元。及在使用时，数字电位器20通过控制线由FPGA芯片40控制，具体工作流程为FPGA芯片40获取信号，若抓取不到信号则MOS管开关接通对应的电阻，以达到增加数字电位器20的电阻值，同理若FPGA芯片40还获取不到信号时，在数字电位器20中向下一个电阻继续导通匹配的MOS管开关，再次进一步的增加数字电位器20的电阻值，直到FPGA芯片40可以获取到主机板10的信号。
[0022]请参阅图5，进一步的为数字电位器20差分端电路图，本实施例的数字电位器20的差分端设有放大器和端接电阻。
[0023]本技术具体工作流程如下，FPGA芯片40获取信号，若抓取不到信号则MOS管开关接通对应的电阻，以达到增加数字电位器20的电阻值，同理若FPGA芯片40还获取不到信号时，在数字电位器20中向下一个电阻继续导通匹配的MOS管开关，再次进一步的增加数字电位器20的电阻值，直到FPGA芯片40可以获取到主机板10的信号。进而可通过数字电位器20控制电阻以实现阻抗匹配，阻抗匹配是指负载阻抗与激励源内部阻抗互相适配，得到最大功率输出的一种工作状态。对于不同特性的电路，匹配条件是不一样的。在纯电阻电路
中，当负载电阻等于激励源内阻时，则输出功率为最大，这种工作状态称为匹配，否则称为失配。数字电位器可以更改阻值大小，以满足负载电阻等于激励源内阻的条件，从而实现输出功率最大化，完成阻抗匹配的工作。
[0024]综上所述，本技术通过此控制电路在FPGA抓取MIPI数据时实现动态阻抗匹配。实现在不改变FPGA观测电路硬件状况下，通过数字电位器控制电阻以实现阻抗匹配。数字电位器通过控制差分信号线中的电阻实现传输线阻抗匹配。
[0025]在本说明书的描述中，参考术语“一个实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本技术的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
[0026]以上公开的本技术优选实施例只是用于帮助阐述本技术。优选实施例并没有详尽叙述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用在MIPI电路的动态阻抗控制电路，其特征在于，包括主机板（10）、数字电位器（20）和FPGA芯片（40），所述主机板（10）中接口电路通过MIPI总线与所述FPGA芯片（40）内部信号线相连，所述主机板（10）中接口电路通过MIPI差分总线的信号线与所述数字电位器（20）的差分端连接，所述数字电位器（20）的输出端通过控制线与所述FPGA芯片（40）连接。2.根据权利要求1的所述一种应用在MIPI电路的动态阻抗控制电路，其特征在于，还包括屏幕（30），所述主机板（10）中接口电路的MIPI总线与所述屏幕（30）的信号线相连。3.根据权利要求1的所述一种应用在MIPI...

【专利技术属性】
技术研发人员：章哲豪，万波，张翔，张逸，
申请(专利权)人：浙江派大芯集成电路有限公司，
类型：新型
国别省市：