【技术实现步骤摘要】
振荡器版图
[0001]本专利技术实施例涉及半导体领域，特别涉及一种振荡器版图。
技术介绍
[0002]动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。在DRAM I/O电路中，需要特定频率的高速时钟信号进行读写及时钟校准。
[0003]可以通过环形振荡器(ring oscillator)在DRAM内部产生一个高速时钟信号，以满足上述需求。在定义环形振荡器的版图包括多层金属互联，不同层的金属的走向不同、材料及其电性特性不同，且不同金属层之间的连接孔的电性特性也不相同，相应引起的寄生参数也不同。因此，版图需考虑对称性、匹配性以及最小寄生负载等要求，以改善振荡器的电学性能。
技术实现思路
[0004]本专利技术实施例提供一种振荡器版图，提高版图布局的对称性且减小寄生参数。
[0005]为解决上述问题，本专利技术实施例提供一种振荡器版图，包括：A版图区，所述A版图区包括第一A版图区、第二A版图区、第三A...
【技术保护点】
【技术特征摘要】
1.一种振荡器版图，其特征在于，包括：A版图区，所述A版图区包括第一A版图区、第二A版图区、第三A版图区以及第四A版图区；B版图区，所述B版图区包括第一B版图区、第二B版图区、第三B版图区以及第四B版图区，且所述A版图区以及所述B版图区均为反相器的版图；第一行版图区，由所述第二B版图区、所述第二A版图区、所述第三B版图区、所述第三A版图区依次并排设置；第二行版图区，由所述第一A版图区、所述第一B版图区、所述第四A版图区、所述第四B版图区依次并排设置；其中，所述第一A版图区、所述第二A版图区、所述第三A版图区和所述第四A版图区的输入和输出构成第一环形拓扑结构，所述第一B版图区和所述第三B版图区的输入和输出构成第二环形拓扑结构，所述第二B版图区和所述第四B版图区的输入和输出构成第三环形拓扑结构，所述第二环形拓扑结构和所述第三环形拓扑结构均与所述第一环形拓扑结构电连接。2.如权利要求1所述的振荡器版图，其特征在于，所述A版图区的面积大于所述B版图区的面积。3.如权利要求1所述的振荡器版图，其特征在于，所述A版图区和所述B版图区的高度相同，所述A版图区的长度大于所述B版图区的长度。4.如权利要求3所述的振荡器版图，其特征在于，所述第二A版图区的输出电连接到所述第三A版图区的输入具有第二三长度，所述第四A版图区的输出电连接到所述第一A版图区的输入具有第四一长度，所述第二三长度等于所述第四一长度。5.如权利要求3所述的振荡器版图，其特征在于，所述第一A版图区的输出电连接到所述第二A版图区的输入具有第一二高度，所述第三A版图区的输出电连接到所述第四A版图区的输入具有第三四高度，所述第一二高度等于所述第三四高度。6.如权利要求3所述的振荡器版图，其特征在于，所述第四A版图区的输出电连接到所述第三B版图区的输入具有第四三高度，所述第二A版图区的输出电连接到所述第一B版图区的输入具有第二一高度，所述第四三高度等于所述第二一高度。7.如权利要求3所述的振荡器版图，其特征在于，所述第三A版图区的输出电连接到所述第二B版图区的输入具有第一三二长度，所述第一A版图区的输出电连接到所述第四B版图区的输入具有第二一四长度，所述第一三二长度等于所述第二一四长度。8.如权利要求3所述的振荡器版图，其特征在于，所述第二B版图区的输出电连接到所述第二A版图区的输入具有第一二二长度；所述第三B版图区的输出电连接到所述第三A版图区的输入具有第一三三长度；所述第一B版图区的输出电连接到所述第一A版图区的输入具有第二一一长度；所述第四B版图区的输出电连接到所述第四A版图区的输入具有第二四四长度；所述第一二二长度、所述第一三三长度、所述第二一一长度以及所述第二四四长度均相等。9.如权利要求1所述的振荡器版图，其特征在于，还包括：第三行版图区，由所述第三B版图区、所述第三A版图区、所述第四B版图区、所述第四A版图区依次并排设置；第四行版图区，由所述第二A版图区、所述第二B版图区、所述第一A版图区、所述第一B
版图区依次并排设置。10.如权利要求9所述的振荡器版图，其特征在于，所述A版图区和所述B版图区的高度相同，所述A版图区的长度大于所述B版图区的长度。11.如权利要求9所述的振...
【专利技术属性】
技术研发人员：汪玉霞，田凯，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
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