PIN器件及其制备方法、显示装置制造方法及图纸

本公开实施例提供一种PIN器件及其制备方法、显示装置，其中，该PIN器件，包括第一电极，依次层叠设置于第一电极一侧的第一掺杂层、本征层、第二掺杂层及第二电极；第二电极为图案化电极，图案化电极包括多个空白部分，各空白部分分隔设置或通过连接部分连接。本公开实施例的技术方案可以提高本征层的光电转换率及其响应度，有助于提升PIN器件的EQE等性能。有助于提升PIN器件的EQE等性能。有助于提升PIN器件的EQE等性能。

【技术实现步骤摘要】
PIN器件及其制备方法、显示装置


[0001]本公开涉及显示
，尤其涉及一种PIN器件及其制备方法、显示装置。

技术介绍

[0002]目前，由于PIN(具有P
‑
I
‑
N结构的二极管)器件的部分膜层会对光进行吸收，使得入射到PIN器件中本征层的光线减少，降低了本征层的响应和PIN器件的外量子效率(External Quantum Efficiency，简称EQE)。

技术实现思路

[0003]本公开实施例提供一种PIN器件及其制备方法、显示装置，以解决或缓解现有技术中的一项或更多项技术问题。
[0004]作为本公开实施例的第一方面，本公开实施例提供一种PIN器件，包括第一电极，依次层叠设置于第一电极一侧的第一掺杂层、本征层、第二掺杂层及第二电极；
[0005]其中，第二电极为图案化电极，图案化电极包括多个空白部分，各空白部分分隔设置或通过连接部分连接。
[0006]在一种实施方式中，图案化电极还包括多个岛状部分，各岛状部分在第一电极上的正投影位于各空白部分在第一电极上的正投影外，且各岛状部分及各空白部分在第一电极上的正投影覆盖本征层在第一电极上的正投影。
[0007]在一种实施方式中，第二掺杂层为图案化掺杂层，PIN器件还包括位于本征层的背离第一电极一侧的绝缘图案，图案化掺杂层在第一电极上的正投影与各岛状部分在第一电极上的正投影重叠，绝缘图案在第一电极上的正投影与各空白部分在第一电极上的正投影重叠。
[0008]在一种实施方式中，连接部分在第一电极上的正投影与绝缘图案在第一电极上的正投影交叠，连接部分的材质为透明导电材质，绝缘图案的材质透明绝缘材质。
[0009]在一种实施方式中，第二掺杂层的厚度范围为
[0010]在一种实施方式中，第一电极的反射率大于铝钛合金的反射率。
[0011]作为本公开实施例的第二方面，本公开实施例提供一种PIN器件，其特征在于，包括第一电极，依次层叠设置于第一电极一侧的第一掺杂层、本征层和第二掺杂层；其中，第二掺杂层的厚度范围为
[0012]在一种实施方式中，第一电极的反射率大于铝钛合金的反射率。
[0013]作为本公开实施例的第三方面，本公开实施例提供一种显示装置，其特征在于，包括：上述任一种实施方式的PIN器件。
[0014]作为本公开实施例的第四方面，本公开实施例提供一种PIN器件的制备方法，包括：
[0015]在第一电极的一侧依次形成第一掺杂层、本征层、第二掺杂层及第二电极；
[0016]其中，第二电极为图案化电极，图案化电极包括多个空白部分，各空白部分分隔设
置或通过连接部分连接。
[0017]在一种实施方式中，在第一电极的一侧依次形成第二掺杂层和第二电极包括：
[0018]在本征层的背离第一电极的一侧形成绝缘图案；对本征层进行图案化处理，在本征层的背离第一电极的一侧形成第二掺杂层；第二掺杂层在第一电极上的正投影与绝缘图案在第一电极上的正投影不交叠，且第二掺杂层和绝缘图案在第一电极上的正投影覆盖本征层在第一电极上的正投影；
[0019]在第二掺杂层和绝缘图案的背离第一电极的一侧形成第二电极；第二电极包括多个岛状部分及连接空白部分的连接部分；各岛状部分在第一电极上的正投影与第二掺杂层在第一电极上的正投影重叠。
[0020]在一种实施方式中，在第一电极的一侧形成第二掺杂层，包括：
[0021]在本征层的背离第一电极的一侧形成掺杂区；
[0022]对掺杂区进行减薄处理，形成第二掺杂层；其中，掺杂区的厚度大于第二掺杂层的厚度范围为
[0023]在一种实施方式中，在第一电极的一侧形成第二掺杂层，包括：
[0024]在本征层的背离第一电极的一侧形成绝缘层；
[0025]对本征层进行掺杂处理，以在本征层的背离第一电极的一侧形成掺杂区；
[0026]去除绝缘层，并将掺杂区作为第二掺杂层。
[0027]作为本公开实施例的第五方面，本公开实施例提供一种PIN器件的制备方法，包括：
[0028]在第一电极的一侧依次形成第一掺杂层、本征层及掺杂区；
[0029]对掺杂区进行减薄处理，形成第二掺杂层；其中，掺杂区的厚度大于第二掺杂层的厚度范围为
[0030]作为本公开实施例的第六方面，本公开实施例提供一种PIN器件的制备方法，包括：
[0031]在第一电极的一侧依次形成第一掺杂层、本征层及绝缘层；
[0032]对本征层进行掺杂处理，在本征层的背离第一电极的一侧形成掺杂区；
[0033]去除绝缘层，并将掺杂区作为第二掺杂层；其中，第二掺杂层的厚度范围为
[0034]本公开实施例，设置PIN器件的第二电极为图案化电极，可使一部分光信号直接从图案化电极的空白部分入射至本征层而不被空白部分吸收和反射，减少了第二电极对光信号的吸收和反射等损耗，提高了本征层的光电转换率及其响应度，有助于提升PIN器件的EQE等性能。
[0035]上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本公开进一步的方面、实施方式和特征将会是容易明白的。
附图说明
[0036]在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的
部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本公开公开的一些实施方式，而不应将其视为是对本公开范围的限制。
[0037]图1A示出相关技术的有源像素传感器的结构示意图。
[0038]图1B示出图1A中PIN器件的制备流程示意图。
[0039]图2示出根据本公开第一实施例的PIN器件的结构示意图。
[0040]图3示出根据本公开第二实施例的PIN器件的结构示意图。
[0041]图4示出根据本公开第三实施例的PIN器件的结构示意图。
[0042]图5示出根据本公开第四实施例的PIN器件的结构示意图。
[0043]图6示出根据本公开第二实施例的制备方法的一种流程示意图。
[0044]图7示出根据本公开第三实施例的制备方法的一种流程示意图。
[0045]图8示出根据本公开第三实施例的制备方法的另一种流程示意图。
具体实施方式
[0046]在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本公开的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
[0047]如图1A和图1B所示，相关技术中，通常采用PIN器件110和薄膜晶体管120集成有源像素传感器100(Active Pixel Sensor，简称APS)或无源像素传感器(Passive Pixel Sensor，简称PPS)。其中，在制备PI本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种PIN器件，其特征在于，包括第一电极，依次层叠设置于所述第一电极一侧的第一掺杂层、本征层、第二掺杂层及第二电极；其中，所述第二电极为图案化电极，所述图案化电极包括多个空白部分，各所述空白部分分隔设置或通过连接部分连接。2.根据权利要求1所述的PIN器件，其特征在于，所述图案化电极还包括多个岛状部分，各所述岛状部分在所述第一电极上的正投影位于各所述空白部分在所述第一电极上的正投影外，且各所述岛状部分及各所述空白部分在所述第一电极上的正投影覆盖所述本征层在所述第一电极上的正投影。3.根据权利要求2所述的PIN器件，其特征在于，所述第二掺杂层为图案化掺杂层，所述PIN器件还包括位于所述本征层的背离所述第一电极一侧的绝缘图案，所述图案化掺杂层在所述第一电极上的正投影与各所述岛状部分在所述第一电极上的正投影重叠，所述绝缘图案在所述第一电极上的正投影与各所述空白部分在所述第一电极上的正投影重叠。4.根据权利要求3所述的PIN器件，其特征在于，所述连接部分在所述第一电极上的正投影与所述绝缘图案在所述第一电极上的正投影交叠，所述连接部分的材质为透明导电材质，所述绝缘图案的材质透明绝缘材质。5.根据权利要求1所述的PIN器件，其特征在于，所述第二掺杂层的厚度范围为6.根据权利要求1所述的PIN器件，其特征在于，所述第一电极的反射率大于铝钛合金的反射率。7.一种PIN器件，其特征在于，包括第一电极，依次层叠设置于所述第一电极一侧的第一掺杂层、本征层和第二掺杂层；其中，所述第二掺杂层的厚度范围为8.根据权利要求7所述的PIN器件，其特征在于，所述第一电极的反射率大于铝钛合金的反射率。9.一种显示装置，其特征在于，包括：权利要求1至8中任一项所述的PIN器件。10.一种PIN器件的制备方法，其特征在于，包括：在第一电极的一侧依次形成第一掺杂层、本征层、第二掺杂层及第二电极；其中，所述第二电极为图案化电极，所述图案化电极包括多个空白部分，各所...

【专利技术属性】
技术研发人员：闫雷，孟艳艳，李峰，
申请(专利权)人：鄂尔多斯市源盛光电有限责任公司，
类型：发明
国别省市：