DDR4接口数据交错走线的识别与重映射方法技术

本发明专利技术涉及芯片技术领域，尤其涉及一种DDR4接口数据交错走线的识别与重映射方法，通过CA信号线往DRAM颗粒里MPR寄存器写入特定码型独热码，然后通过DQ按照并列方式读回来MPR寄存器中的独热码。本发明专利技术可以自动识别DDRPHY与DRAM颗粒的DDR4接口DQ间交错连接情况，并自动配置寄存器remap重映射DDRPHY内DQ。动配置寄存器remap重映射DDRPHY内DQ。动配置寄存器remap重映射DDRPHY内DQ。

【技术实现步骤摘要】
DDR4接口数据交错走线的识别与重映射方法


[0001]本专利技术涉及芯片
，尤其涉及一种DDR4接口数据交错走线的识别与重映射方法。

技术介绍

[0002]DDR是目前最常见的内存接口，而绝大多数芯片都需要用到内存，尤其是SOC芯片。SOC芯片内通常需要集成一个DDRPHY(Double Data Rate Physical Interface)，将内部数字信号进行模拟调制为PCB板上的高速信号后与DRAM颗粒存取数据。DDR作为世界最通用的技术协议家族之一，经过几十年发展，从低速到高速依次发展DDR1/DDR2/DDR3/DDR4/DDR5，以及其他衍生类LPDDR/GDDR/HBM/等协议。
[0003]DDR4接口总体分为两类信号——CA(控制)信号传递命令/地址与DQ/DM/DQS(数据)等信号传递数据。
[0004]DQ总的位宽决定了整个芯片数据总线位宽；在PCB板上需要对面有相匹配位宽的DRAM颗粒来拼接。DRAM颗粒有三种位宽规格——X4、X8、X16，DDR接口总线位宽设计为16bit，如果用X16的DRAM颗粒，只需要一颗，如图6；如果用X8的DRAM颗粒，则需要两颗，如图7；如果用X4的颗粒，则需要4颗。PCB板上布局连接SOC芯片与DDR颗粒的时候，必须要保证CA信号间的一一对应，但是很难做到DQ间一一对应(即DDRPHY DQ0连接DRAM DQ0；DDRPHY DQn连接DRAM DQn等)，经常会出现DDRPHY DQn连接到DRAM DQm的现象，如图8。
>[0005]DDRPHY与DRAM颗粒间的DQ信号被DQS高速双沿采样并行传输，如DDR4协议规定速率就到了1600Mbps～3200Mbps。由于芯片内跟PCB上的走线差异，DQ与DM与DQS等电信号间在传递到接收方时会出现mismatch。每次上电开始工作，DDRPHY都会做training(训练)，调整DDRPHY内部DQ/DM与DQS等信号的TX/RX delayline(延迟线)；使DQ与DM与DQS等电信号间在传递到接收方时都互相match，DQ/DM被DQS正确采样到中心点。其中有两个非常重要的training—分别是read training跟write training。
[0006]第一种常用也非常经典的Read training方式是DDRPHY从DRAM颗粒中读取MPR寄存器中预存的testpattern(测试码型)，跟内部产生的校对用的testpattern做对比，然后逐bit调整内部DQ/DM/DQS rx delayline，找到对比测试通过的左右边界，并记录，最后取中间值。做完read training，保证读没问题后，DDRPHY才能做write training，即写自定义的随机pattern到DRAM颗粒，然后再读回来，检查数据是否匹配，再逐bit调整内部DQ/DM/DQS tx delayline找到对比测试通过的左右边界，并记录，最后取中间值。这里的read training读数据一定要放在write training写数据前面；而这里read training可以通过是基于两个前提；一个是DRAM颗粒跟DDRPHY内的testpattern一致，第二个是DDRPHY DQn与DRAM DQn之间一一对应映射。第一个前提基于DDRn协议的规定，肯定是一致的，但是第二个前提由于前面提到PCB板DQ间布线的复杂性，经常得不到满足；所以这个问题也经常导致DDR接口调试时间的耽误。
[0007]第二种read training是先降频，保证将自定义的testpattern完全正确写入DRAM
颗粒，然后再升频，将刚刚写入的testpattern读取回来做read training。这样虽然DDRPHY与DRAM DQ间也许有交错映射，但是一写一读，负负得正，所以写读数据是匹配的，可以互为对比。不过本来training的作用就是为了保证正确的读写，这种training前要保证正确的写入数据的操作复杂，且是有风险的。所以其实上面第一种read training会更简单可靠些，但是怎么解决其遇到的DQ间remap问题呢？
[0008]针对上面说到的第一种read training遇见的PCB板上DQ间remap问题，一般DDRPHY会提供解决方案——通过寄存器配置把DDRPHY DQ remap，比如把内部DQn PAD remap重映射为DQm。这样经过芯片内部的remap可以把PCB板上DQ间的错配给纠正过来。但是这个方案仍然有一个缺点：就是需要预先知道PCB板上DQ间映射情况。作为芯片开发商，提供一整套打包好的芯片加软件解决方案给到设备厂家客户，客户会自己设计PCB电路；在PCB布线时我们SOC芯片的DDR接口DQ信号线跟DRAM DQ信号线的连接经常会出现不可预知的交错映射情况。这样芯片产品在交付不同客户，交付不同产品时都需要定制化修改下DDR DQ remap参数，增加了人力成本与使用成本。

技术实现思路

[0009]本专利技术提供了一种DDR4接口数据交错走线的识别与重映射方法，可以自动识别DDRPHY与DRAM颗粒的DDR4接口DQ间交错连接情况，并自动配置寄存器remap重映射DDRPHY内DQ。
[0010]为了实现本专利技术的目的，所采用的技术方案是：DDR4接口数据交错走线的识别与重映射方法，包括如下步骤：
[0011]1)DDRPHY的数据线与DRAM的数据线相连；
[0012]2)DDRPHY的控制线与DRAM的控制线一一对应相连，DDRPHY通过控制线向DRAM的MPR寄存器配置独热码；
[0013]3)DDRPHY再通过数据线把DRAM的MPR寄存器里面的独热码读回来，从而识别DDRPHY与DRAM的数据映射关系。
[0014]作为本专利技术的优化方案，独热码为0x1、0x2、0x4、0x8、0x10、0x20、0x40、0x80中的一种或几种组合。
[0015]作为本专利技术的优化方案，DDRPHY通过数据线把DRAM的MPR寄存器里面的独热码读回来时采用的是并行读取方式。
[0016]作为本专利技术的优化方案，DDRPHY读独热码时，以中间几个DQS为时钟沿采回来的DQ数据为准。
[0017]本专利技术具有积极的效果：1)本专利技术增加自动识与校正DDRPHY跟DRAM之间交错映射的解决方案，使得该方案既简单可靠，又方便PCB板上DDRPHY跟DRAM颗粒之间DQ走线；
[0018]2)本专利技术使用并列读取方式，保证读取的数据不会翻转。
附图说明
[0019]下面结合附图和具体实施方式对本专利技术作进一步详细的说明。
[0020]图1是专利技术的方法的流程图；
[0021]图2和3是本专利技术方法具体实施流程图；
[0022]图4是本专利技术以parallel方式读MPR寄存器示意图；
[0023]图5是本专利技术以parallel方式读MPR寄存器时，截取数据本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.DDR4接口数据交错走线的识别与重映射方法，其特征在于：包括如下步骤：1)DDRPHY的数据线与DRAM的数据线相连；2)DDRPHY的控制线与DRAM的控制线一一对应相连，DDRPHY通过控制线向DRAM的MPR寄存器配置独热码；3)DDRPHY再通过数据线把DRAM的MPR寄存器里面的独热码读回来，从而识别DDRPHY与DRAM的数据映射关系。2.根据权利要求1所述的DDR4接口数据交错走线的识别与重映射方法，其特征在于：所...

【专利技术属性】
技术研发人员：顾江波，
申请(专利权)人：芯河半导体科技无锡有限公司，
类型：发明
国别省市：