多层掩膜版之间套刻结果的预测方法及装置、终端制造方法及图纸

一种多层掩膜版之间套刻结果的预测方法及装置、终端，所述方法包括：选择套刻图形的一个或多个位置参数，针对每个位置参数，自第一层掩膜版起，对多层掩膜版中各张掩膜版的套刻图形的位置参数值进行多轮预测，并针对每轮预测结果，确定不同的掩膜版之间的套刻图形的位置参数差值；针对每张掩膜版，根据多轮预测后得到的套刻图形的位置参数差值，确定预测套刻规格。本发明专利技术可以提高效率，降低成本。降低成本。降低成本。

【技术实现步骤摘要】
多层掩膜版之间套刻结果的预测方法及装置、终端


[0001]本专利技术涉及本专利技术涉及半导体制造
，尤其涉及一种多层掩膜版之间套刻结果的预测方法及装置、终端。

技术介绍

[0002]随着集成电路制造技术的飞速发展，传统集成电路的工艺节点逐渐减小，集成电路器件的尺寸不断缩小。在集成电路制造过程中，对不同膜层之间套刻精度的要求也越来越高。具体地，芯片的器件和结构是通过生产工艺一层一层的形成的，芯片设计版图由数十层图案组成，晶圆制造最关键的工艺是将每层图案通过光刻(Photo)工艺(又称为黄光工艺)将掩模版上的图案以一定的缩小比例精准地转移到晶圆上。
[0003]对于关键尺寸较大的工艺平台，只需要单张掩模版即可实现图案成形。对于每一片已经完成某一道曝光工艺的晶圆而言，掩膜版之间的套刻(Overlay)结果可以用于衡量本层图案与前层图案的偏离程度，就成为半导体生产过程中最重要的工艺控制参数之一，直接影响到产品良率的高低。
[0004]随着器件尺寸缩小、工艺进步，单张掩模版技术已经无法满足需求，如双重曝光(Double Exposu本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多层掩膜版之间套刻结果的预测方法，其特征在于，包括：选择套刻图形的一个或多个位置参数，针对每个位置参数，自第一层掩膜版起，对多层掩膜版中各张掩膜版的套刻图形的位置参数值进行多轮预测，并针对每轮预测结果，确定不同的掩膜版之间的套刻图形的位置参数差值；针对每张掩膜版，根据多轮预测后得到的套刻图形的位置参数差值，确定预测套刻规格。2.根据权利要求1所述的套刻结果的预测方法，其特征在于，自第一层掩膜版起，对多层掩膜版中各张掩膜版的套刻图形的位置参数值进行多轮预测包括：在每轮预测中，采用所述第一层掩膜版的套刻图形的位置参数值为中心点，采用第二层各张掩模版各自对准第一层掩膜版的预设的基准套刻规格形成第二层各张掩模版的位置正态分布曲线，并在所述第二层各张掩模版的位置正态分布曲线中随机选点分别作为第二层掩膜版中各张掩膜版的套刻图形的位置参数值；根据套刻对准关系，依次采用第i层掩膜版中被其他掩模版对准的各张掩膜版的套刻图形的位置参数值的平均值作为中心点，采用第i层掩膜版被其他掩模版对准的预设的基准套刻规格形成对准第i层掩模版的其他掩模版的位置正态分布曲线，并在所述对准第i层掩模版的其他掩模版位置正态分布曲线中随机选点分别作为其他掩膜版中各张掩膜版的套刻图形的位置参数值，直至确定第I层掩膜版中各张掩膜版的套刻图形的位置参数值；其中，i为正整数，I为正整数，且2≤i≤I。3.根据权利要求2所述的套刻结果的预测方法，其特征在于，所述基准套刻规格为基于标准差确定的预设参数；其中，所述第二层各张掩模版的位置正态分布曲线是基于高斯函数、采用第二层各张掩模版各自对准第一层掩膜版的所述预设参数形成的；所述对准第i层掩模版的其他掩模版的位置正态分布曲线是基于高斯函数、采用第i层掩膜版被其他掩模版对准的所述预设参数形成的。4.根据权利要求1所述的套刻结果的预测方法，其特征在于，所述套刻图形的一个或多个位置参数选自以下一项或多项：所述套刻图形的预设定位点在水平方向的坐标向量；所述套刻图形的预设定位点在竖直方向的坐标向量。5.根据权利要求1所述的套刻结果的预测方法，其特征在于，确定不同层掩膜版之间的套刻图形的位置参数差值包括：确定每相邻两层掩膜版之间的套刻图形的位置参数差值和/或同一层掩膜版包含的各张掩膜版之间的套刻图形的位置参数差值；其中，每层掩膜版与前一层掩膜版具有直接对准的套刻关系，每层掩膜版中的各张掩膜版之间具有非直接对准的套刻关系。6.根据权利要求5所述的套刻结果的预测方法，其特征在于，确定每相邻两层掩膜版之间的套刻图形的位置参数差值包括：如果相邻两层掩膜版中较低层掩膜版和/或较高层掩膜版包含多张掩膜版；在相邻两层掩膜版中较低层掩膜版和较高层掩膜版包含多张掩膜版...

【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：全芯智造技术有限公司，
类型：发明
国别省市：