快速收敛高精度逐次渐进模数转换器数字校正电路及方法技术

本申请公开了快速收敛高精度逐次渐进模数转换器数字校正电路及方法，包括第一电容阵列单元，第二电容阵列单元，比较器单元和SAR控制逻辑模块，所述比较器单元的输出端分别连接有所述SAR控制逻辑模块和数字校准引擎，本发明专利技术通过对第一电容阵列单元按序执行bypass操作提取失配误差，通过算法获得权重系数从而实现校准目的。本发明专利技术可广泛应用于高精度的SAR和Pipelined SAR ADC，应用场景广泛，实用性高，校准速度快，模拟部分配置较为简单，不增加额外的系数，并且可以使用后台校准的算法，输入信号不相关，不依赖于输入信号。不依赖于输入信号。不依赖于输入信号。

【技术实现步骤摘要】
快速收敛高精度逐次渐进模数转换器数字校正电路及方法


[0001]本专利技术涉及编码
，尤其涉及高精度的模数转换器校正
，具体涉及快速收敛高精度逐次渐进模数转换器数字校正电路及方法。

技术介绍

[0002]高精度模数转换器(ADC)是众多控制、监控、传感、信号采集等应用中必不可少的关键元件。目前，高精度ADC的实现主要有两种电路架构，即过采样delta
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sigma模数转换器和逐次渐进(SAR)(含流水线逐次渐进Pipelined
‑
SAR)模数转换器。从原理上讲，Delta
‑
Sigma ADC利用过采样技术(oversampling)和噪声整形(noise
‑
shaping)技术，可以降低信号带宽内的电路噪声和量化噪声，然后带外噪声可通过后级数字抽取滤波器滤除。经过数字滤波器降采样后的窄带输出数据即可提供较高的信噪比(SNR)。另外，delta
‑
sigma ADC可以利用过采样的特点，使用单比特或者较低比特数模转换器(DAC)，辅助以失配整形技术，能够实现较好的静态性能。比如，一些delta
‑
sigma产品可以实现110dB的信噪比和接近24bit的静态线性度。但通常，该架构存在两个问题，一是因为过采样，其信号带宽相对于奈奎斯特ADC较小；二是因为数字抽取滤波器，其延迟略大。这两部分缺点导致该类型ADC无法满足一些低延迟和/或中高带宽的应用场景，另外，其内部积分器的记忆效应也导致该类型ADC不能多路复用。
[0003]针对以上问题，逐次渐进型ADC因为奈奎斯特的特点，使得该架构可以实现中高带宽，覆盖几百kS/s到几十MS/s的采样速度。不考虑输入缓冲器和参考基准的情况下，电荷重分配型SAR ADC主要由开关、电容、数字控制逻辑，动态比较器等构成。高度数字化的电路设计带来高能效、小面积、工艺缩放友好等优点，并且其信号处理通路有源放大器较少或者没有，避免了有源放大器因增益非线性和建立不完全引入高阶谐波。其权重的误差主要为一阶的电容失配误差，相对于其他高阶误差而言，数字校正难度有所降低。所以，较多的高精度产品，如16，18，20，22比特等性能的ADC也采用SAR/Pipelined SAR架构。该架构能够覆盖数百kS/s至数十MS/s的采样速度，这个区间是同样精度的过采样delta
‑
sigma ADC较难达到的范围。

技术实现思路

[0004]本专利技术的目的是提供一种全新的快速收敛高精度逐次渐进模数转换器数字校正电路及方法，基于本专利技术的总体专利技术构思下，能够广泛应用于高精度的SAR和Pipelined SAR ADC。为了使得本领域普通技术人员充分的理解本专利技术，以及通过本专利技术所的实施所能获取的显著技术效果，申请人首先针对现有的替代方案进行简要阐述。
[0005]传统的SAR和Pipelined SAR ADC其精度主要受限于电容匹配的精度以及增益误差(Pipelined
‑
SAR)，非校正情况下，一般有效精度在10至12比特以下。为了实现更高的精度和线性度，多个比特位权重需要通过数字校准算法进行修正，ADC的输出才能够准确地对应于模拟输入。技术上，高精度的SAR/Pipelined SAR ADC数字校正存在以下难点：1)校正
的精度，一般的校正算法较难达到较高的SNDR和SFDR；2)校准算法的复杂度较高，功耗和面积较大；3)校准算法的收敛速度较慢；4)校准算法对输入信号的依赖性，一般而言输入端需要有较大扰动才能完成权重的迭代和收敛。
[0006]目前针对高精度SAR和Pipelined
‑
SAR ADC主要存在数种校准方法。
[0007]第一种为出厂修调：
[0008]在产品自动测试阶段，将ADC输入接入一个固定电平。在输入已知的情况，可以依次测试每个比特位的权重，然后将数字权重写入非易失性储存中，数字化修调权重的系数。也可以通过熔丝(fuse)等器件进行模拟修正。这种校正方式为一次性修正，产品出厂后，无需后续校正。但该种方式存在的缺点为a)需要中断ADC的正常工作；b)增加测试成本；c)无法跟踪温度漂移、老化等因素导致的权重系数的变化。
[0009]第二种为后台校准：
[0010]高精度SAR ADC的后台校准主要有几种，比如split
‑
path和double conversion校准。Split
‑
path技术将一个ADC拆成两个子ADC，两个采样电容的总值保持不变，电路噪声为原来的可以拆分的部分基本不增加其面积和功耗。因为后面两个子ADC的码字相加，信噪比增加3dB。因为两个子ADC输入信号的相等，所以当两个子ADC不出现丢码的情况，那么如果权重准确，两个ADC真实的输出总是接近相等的，误差在量化误差范围以内。该种校准方式，两个子ADC可以互为参照，二者在各自现有的权重系数下，其输出之差代表了其与理想值的偏差，根据该偏差，通过自适应校准算法，如最小均方差Least Mean Square算法，可以迭代校准两个ADC的权重系数。与前台校准不同，该校准方法可以实时校准ADC的性能，不影响两个子ADC的工作状态。该种校准方法依然对输入信号有一定的依赖性。比如当输入信号一直是DC信号时，两边的码字遍历的程度不够，两个子ADC的部分权重高度重合，导致误差函数中缺少相关电容的失配信息。因而在这种情况下，校准算法不能收敛。为了解决该问题，某些产品使用了double conversion等架构，即一次采样，同一个ADC两次转换，比较其差值。通过注入已知大小的扰动和电容随机打乱(shuffling)的方法重构CDAC的组合，让ADC进项两次量化。因为注入的扰动大小(这里的扰动主要是让DAC的翻转码字足够遍历)和电容打乱(shuffling)的顺序是预设和已知的，可以知道两次转换过程的误差构成模型。因而，该种方式可以在不依赖输入信号的情况下，进行权重的迭代收敛。但是，该方式中随机扰动的逻辑产生较为复杂，生成的校准系数较多，校准算法需要准确知道该次翻转使用了哪些电容等信息，才能对应迭代不同的电容权重系数，校正的功耗和面积开销较大。并且，两次转换需要保证周围环境一致，比如基准源，不能因为环境随时间变化导致收敛出错。
[0011]再者，作为现有技术之一，还提供一篇中国专利公开的一种pipelined SAR ADC电容失配和级间增益误差的后台校准方法，其公开号为CN110971235A，其揭示了一种基于PN码相关性的校正方式，用于同时修正电容失配和级间运放的增益误差，其不仅不能单独针对电容失配权重进行分别提取计算，更为重要的是，其在迭代运算的过程中，对于收敛速度非常缓慢，尤其是针对高位(如20位)运算而言，按照该方案实现收敛完成花费的时间将处在数小时至十数小时，甚至数十小时，这对于高精度的设计应用场景是不能被接受的，同时亦丧失了针对高精度、快响应的实际应用场景的实用意义。<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.快速收敛高精度逐次渐进模数转换器数字校正电路，其特征在于：包括第一电容阵列单元，第二电容阵列单元，比较器单元和SAR控制逻辑模块，所述SAR控制逻辑模块分别连接有第一开关阵列单元和第二开关阵列单元，所述第一开关阵列单元将第一电容阵列单元择一连接Vrefp、共模VCM和Vrefn，所述第二开关阵列单元将第二电容阵列单元择一连接Vrefp、共模VCM和Vrefn；所述比较器单元的正/负输入端连接所述第一电容阵列单元/第二电容阵列单元的输出端用于与共模VCM进行比较并输出对应的目标数字码字，所述比较器单元的输出端分别连接有所述SAR控制逻辑模块和用于采集第一电容阵列单元和/或第二电容阵列单元误差电压并输出对应的第一误差权重和第二误差权重的数字校准引擎，以及分别通过开关Clks将输入信号Vin、通过开关Reset将共模VCM与所述第一电容阵列单元输入端连接。2.根据权利要求1所述的快速收敛高精度逐次渐进模数转换器数字校正电路，其特征在于：所述比较器单元只包含第一比较器，所述第一电容阵列单元与第二电容阵列单元并联，第二电容阵列单元的输出端与比较器的正/负输入端连接，比较器的另一输入端接共模VCM。3.根据权利要求2所述的快速收敛高精度逐次渐进模数转换器数字校正电路，其特征在于：所述比较器单元还包括第二比较器，所述SAR控制逻辑模块也由用于控制第一开关阵列单元的第一SAR控制逻辑模块和用于控制第二开关阵列单元的第二SAR控制逻辑模块组成，且所述第一电容阵列单元与第二电容阵列单元之间还设置有用于放大所述第一电容阵列单元输出电压的放大器单元。4.根据权利要求3所述的快速收敛高精度逐次渐进模数转换器数字校正电路，其特征在于：所述放大器单元包括分别设置在输入端的开关Clka和输出端的开关Clks2，以及并联设置的放大器Amp，反馈电容Cfb和开关Clkb。5.数字校正方法，采用包括权利要求2所述快速收敛高精度逐次渐进模数转换器数字校正电路实现，其特征在于，包括以下步骤：步骤STP100，通过开关Clks将输入信号Vin输入第一电容阵列单元，断开开关Clks完成采样；步骤STP200，通过SAR控制逻辑模块接收来自比较器单元输出的结果控制所述第一开关阵列单元的翻转完成对输入信号Vin的转换量化，获得目标量化码字；步骤STP300，闭合开关Reset，同时通过SAR控制逻辑模块将第一开关阵列单元均接共模VCM，使得第一电容阵列单元的所有单元电容C
N
的上下极板均接入共模VCM，再断开开关Reset；步骤STP400，根据SAR控制逻辑模块指示的顺序执行bypass操作，同时，通过第二电容阵列单元对每次bypass操作产生的误差电压Verror进行量化获得误差码字并发送至数字校准引擎进行校准获得每个单元电容C
N
的权重系数w
N
；所述误差电压Verror计算方式如下：
其中，w
(k)
为k位对应的归一化权重，k为非bypass电容的最高位，k+1到N为反向翻转的位数；所述权重系数w
N
计算方式如下：通过N次执行bypass操作后建立如下归一化三角矩阵：通过对上述三角矩阵进行求解获得权重系数w
N
，其中，N为第一电容阵列单元位数；步骤STP500，周期性重复执行步骤STP400，直至达到预设迭代周期数P后执行后续动作，P≥1；步骤STP600，通过步骤STP200中获得的目标量化码字和步骤STP400中获得的权重系数w
N
相乘即获得校正后的目标量化码字。6.根据权利要求5所述的数字校正方法，其特征在于：将步骤STP400中执行bypass操作的当前位单元电容C
N
的执行方式由顺序执行改为随机执行；随机执行的方式通过增设的PRBS模块产生2<...

【专利技术属性】
技术研发人员：周雄，
申请(专利权)人：芯聚威科技成都有限公司，
类型：发明
国别省市：