一种海量数据读写的格雷码计数器制造技术

本申请提供一种海量数据读写的格雷码计数器，所述海量数据读写的格雷码计数器包括：二分频电路、反相器、移位电路和两相无重叠时钟电路，所述二分频电路由D锁存器I1和D锁存器I2组成，二分频电路的输出端与反相器I3连接，反相器I3的输出端与移位电路连接，移位电路由D锁存器I4和D锁存器I5组成，两相无重叠时钟电路的输出端与二分频电路和移位电路连接，两相无重叠时钟电路产生的clk_in时钟与D锁存器I2和D锁存器I4的clk_in输入端连接、两相无重叠时钟电路产生的clk_in_时钟与D锁存器I1和D锁存器I5的clk_in_输入端连接。存器I5的clk_in_输入端连接。存器I5的clk_in_输入端连接。

【技术实现步骤摘要】
一种海量数据读写的格雷码计数器


[0001]本申请涉及大数据
，更具体地，涉及一种海量数据读写的格雷码计数器。

技术介绍

[0002]当今营销人员面临的一个挑战是营销策略变得比以往任何时候都更加复杂。大数据时代我们需要对海量的数据进行挖掘分析和运用，在这过程中存在数据安全、运营成本高、业务整合复杂等问题。其中，需要运用到Hadoop 等来存储海量数据，并进行存储器的海量数据读写，实现存储器读写比较好的方法就是使用格雷码计数器，格雷码计数器的优势在于其相邻两个数值之间只有一位发生跳变，提高了系统的抗干扰能力，而且在计数时，各个输出的门电路翻转次数要远远小于二进制计数器，从而可以大幅度降低系统的功耗。与MCU联合应用时，
[0003]在MCU时钟系统设计中需要产生四相时钟对指令的处理进行管控。四相时钟若直接采用二进制码计数器进行计数，当计数值从01b跳变为10b时，两位计数信号将同时变化。该情况会使得时钟出现尖峰脉冲，为了提高稳定性，在MCU的时钟系统中可以采用格雷码计数器产生四相时钟。常见的格雷码计数器通过在二进制码计数器的基础上叠本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种海量数据读写的格雷码计数器，其特征在于，所述海量数据读写的格雷码计数器包括：二分频电路、反相器、移位电路和两相无重叠时钟电路，所述二分频电路由D锁存器I1和D锁存器I2组成，二分频电路的输出端与反相器I3连接，反相器I3的输出端与移位电路连接，移位电路由D锁存器I4和D锁存器I5组成，两相无重叠时钟电路的输出端与二分频电路和移位电路连接，两相无重叠时钟电路产生的clk_in时钟与D锁存器I2和D锁存器I4的clk_in输入端连接、两相无重叠时钟电路产生的clk_in_时钟与D锁存器I1和D锁存器I5的clk_in_输入端连接。2.如权利要求1所述的海量数据读写的格雷码计数器，其特征在于，所述D锁存器I1、D锁存器I2、D锁存器I4、和D锁存器I5为高电平有效的D锁存器，D锁存器I1与D锁存器I2连接，D锁存器I4与D锁存器I5连接。3.如权利要求2所述的海量数据读写的格雷码计数器，其特征在于，所述D锁存器I1和D锁存器I5的输入端为clk_in_，D锁存器I2和D锁存器I4的输入端为clk_in，clk_in和clk_in_为一组反相时钟，D锁存器I2和D锁存器I4还具有的rst复位端，二分频电路的输出端为ct_2，移位电路的计数值输出端为ct_1，两相无重叠时钟电路的输入端为clk_osc系统时钟、输出端为clk_in和clk_in_时钟。4.如权利要求3所述的海量数据读写的格雷码计数器，其特征在于，所述时钟clk_in经过二分频电路后产生ct_2，ct_2经过反相器I3取反后产生相位相反的ct_2_，通过移位电路将ct_2_移位时钟clk_in的1/2个周期，进而产生了输出ct_1。5.如权利要求1所述的海量数据读写的格雷码计数器，其特征在于，所述两相无重叠时钟电...

【专利技术属性】
技术研发人员：周建云，
申请(专利权)人：苏州东创信息科技有限公司，
类型：发明
国别省市：