基于心电算法加速的双核SoC架构及其工作方法技术

本公开提供了一种基于心电算法加速的双核SoC架构及其工作方法，其特征在于，包括CPU单元以及与所述CPU单元通过总线连接的DDR子系统、AXI子系统、AHB子系统以及APB子系统，所述CPU单元采用基于RISC

【技术实现步骤摘要】
基于心电算法加速的双核SoC架构及其工作方法


[0001]本公开属于集成电路处理器与心电监测
，尤其涉及一种基于心电算法加速的双核SoC架构及其工作方法。

技术介绍

[0002]本部分的陈述仅仅是提供了与本公开相关的
技术介绍
信息，不必然构成在先技术。
[0003]随着社会的发展，人们越来越注重自身的身体健康，尤其心脑血管相关的方面，现代社会的工作压力比较大，生活节奏比较快，人们患有心脑血管相关病症的风险越来越大，我们需要更好监测手段来积极帮助人们进行健康监测、预警，这就要求我们的监测设备具有便携性、小型化、灵敏度高。
[0004]专利技术人发现，现存的心电采集方式基本都是采用软件在处理器中进行实现，这些软件包括大量的逻辑运算，因此，其功耗需求较大、准确度严重依赖软件本身集成的算法，无法满足当前心电监测设备对便携性、小型化以及灵敏度的要求；同时，现有方法并未考虑心电采集的心电采集方式数据的隐私性及安全性，采集的心电信号极易被窃取，导致用户的隐私数据被泄露。

技术实现思路

[0005]本公开为了解决上述问题，提供了一种基于心电算法加速的双核SoC架构及其工作方法，所述方案通过将心电处理算法采用数字逻辑表示的方式在芯片中进行实现，解决了现有心电采集方式通过软件在处理器中实现功耗较高的问题，具有更高的处理速度和精度；同时，通过集成加解密运算单元，对采集的心电信号进行加密，有效保证了用户的隐私安全。
[0006]根据本公开实施例的第一个方面，提供了一种基于心电算法加速的双核SoC架构，包括CPU单元以及与所述CPU单元通过总线连接的DDR子系统、AXI子系统、AHB子系统以及APB子系统，所述CPU单元采用基于RISC
‑
V的双核处理器，所述AHB子系统、DDR子系统以及AXI子系统与所述CPU单元通过与所述总线控制器相连的高速片上总线连接；所述APB子系统与所述CPU通过与所述总线控制器连接的低速片上总线连接；其中，所述AXI子系统中链接有心电算法加速单元，所述心电算法加速单元采用灵活可配置的卷积硬件加速器。
[0007]进一步的，所述CPU单元还通过与所述总线控制器相连的高速片上总线连接有加解密运算单元，用于对采集的心电数据进行加密处理。
[0008]进一步的，所述心电算法加速单元采用以卷积神经网络和小波变换为核心的加速电路。
[0009]进一步的，所述心电算法加速单元包括可重配置的卷积运算单元、适应不同卷积核的输入缓存单元以及数据重排单元。
[0010]进一步的，所述卷积运算单元，其用于执行卷积运算中的基本运算，其中，对于输
入的数据采用并行计算的方式，支持若干卷积核尺寸。
[0011]进一步的，所述输入缓存单元，其用于对输入的特征图进行缓存，并针对不同尺寸的卷积核，生成对应的窗口进行卷积计算。
[0012]进一步的，所述数据重排单元中的前处理单元用于对输入的数据进行小波变换；或，对输入缓存的数据进行划分和重排处理，实现输入特征图在卷积运算单元上的不同映射关系，其中，所述不同映射关系对应不同的计算模式，所述映射方式由外部配置决定，通过外部配置的设置可实现映射方式的灵活配置。
[0013]根据本公开实施例的第二个方面，提供了一种基于心电算法加速的双核SoC架构的工作方法，其利用上述的基于心电算法加速的双核SoC架构，包括：
[0014]挂载于AXI的高速总线上的心电算法加速单元与CPU单元进行通信；
[0015]心电算法加速单元对接收到的心电数据进行运算推理分析，并将分析结果通过AXI总线系统送回CPU单元；
[0016]CPU单元将分析结果通过总线系统调度到存储和显示设备。
[0017]与现有技术相比，本公开的有益效果是：
[0018](1)本公开提供了一种基于心电算法加速的双核SoC架构及其工作方法，所述方案通过将心电处理算法采用数字逻辑表示的方式在芯片中进行实现，解决了现有心电采集方式通过软件在处理器中实现功耗较高的问题，具有更高的处理速度和精度。
[0019](2)本公开所述方案基于相对较成熟的RISC
‑
V，提出基于该指令集针对心电处理的专用处理器，具有更好的集成度，能耗比，能够更好的应对现有心电采集设备对便携性、小型化、高灵敏度的需求。
[0020](3)本公开所述方案通过集成加解密运算单元，对采集的心电信号进行加密，有效保证了用户的隐私安全。
[0021]本公开附加方面的优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本公开的实践了解到。
附图说明
[0022]构成本公开的一部分的说明书附图用来提供对本公开的进一步理解，本公开的示意性实施例及其说明用于解释本公开，并不构成对本公开的不当限定。
[0023]图1为本公开实施例一中所述的一种基于心电算法加速的双核SoC架构示意图；
[0024]图2为本公开实施例一中所述的另一种基于心电算法加速的双核SoC架构示意图；
[0025]图3为本公开实施例一中所述的心电算法加速单元架构示意图。
具体实施方式
[0026]下面结合附图与实施例对本公开做进一步说明。
[0027]应该指出，以下详细说明都是示例性的，旨在对本公开提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本公开所属
的普通技术人员通常理解的相同含义。
[0028]需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本公开的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式
也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
[0029]在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。
[0030]实施例一：
[0031]本实施例的目的是提供一种基于心电算法加速的双核SoC架构。
[0032]随着芯片设计技术的发展，出现了RISC
‑
V(Reduced Instruction Set Computer
–
FIVE：第五代计算机精简指令集)这样的开放指令集架构，伴随大量的科技企业进驻RISC
‑
V基金会，生态建设成熟的很快；以目前RISC
‑
V在业界掀起的巨大波澜来看，可以期待将来它的生态甚至很可能足以挑战x86和ARM的地位。RISC
‑
V如ARM那样高效低能耗，没有专利或许可证方面的顾虑。
[0033]基于相对较成熟的RISC
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V生态，本公开提出基于该指令集去做针对心电处理这样的专用处理器，能以更好的集成度，能耗比应对便携性、小型化、高灵敏度这种需求。如图1和图2所示，本公开提供了一种基于心电算法加速的双核SoC架构，包本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于心电算法加速的双核SoC架构，其特征在于，包括CPU单元以及与所述CPU单元通过总线连接的DDR子系统、AXI子系统、AHB子系统以及APB子系统，所述CPU单元采用基于RISC
‑
V的双核处理器，所述AHB子系统、DDR子系统以及AXI子系统与所述CPU单元通过与所述总线控制器相连的高速片上总线连接；所述APB子系统与所述CPU通过与所述总线控制器连接的低速片上总线连接；其中，所述AXI子系统中链接有心电算法加速单元，所述心电算法加速单元采用灵活可配置的卷积硬件加速器。2.如权利要求1所述的一种基于心电算法加速的双核SoC架构，其特征在于，所述CPU单元还通过与所述总线控制器相连的高速片上总线连接有加解密运算单元，用于对采集的心电数据进行加密处理。3.如权利要求1所述的一种基于心电算法加速的双核SoC架构，其特征在于，所述心电算法加速单元采用以卷积神经网络和小波变换为核心的加速电路。4.如权利要求1所述的一种基于心电算法加速的双核SoC架构，其特征在于，所述心电算法加速单元包括可重配置的卷积运算单元、适应不同卷积核的输入缓存单元以及数据重排单元。5.如权利要求4所述的一种基于心电算法加速的双核SoC架构，其特征在于，所述卷积运算单元，其用于执行卷积运算中的基本运算，其中，对于输入的数据采用并行计算的方式，支持若干卷积核尺寸。6.如权利要求4所述...

【专利技术属性】
技术研发人员：王刚，吴本阳，
申请(专利权)人：山东领能电子科技有限公司，
类型：发明
国别省市：