以太网物理层芯片的接口浪涌保护电路制造技术

本发明专利技术涉及以太网物理层芯片的接口浪涌保护电路，包括：主共模扼流圈与变压器，第二MDIP接口连接位于网线接插口的第三MDIP接口，第二MDIN接口连接位于网线接插口的第三MDIN接口；次级共模扼流圈，包括连接以太网物理层芯片的MDIP接口与第一MDIP接口之间的第一PCB走线，以及连接以太网物理层芯片的MDIN接口与第一MDIN接口之间的第二PCB走线，第一PCB走线形成的第一电感和第二PCB走线形成的第二电感的电感极性不同。本发明专利技术通过设置第一PCB走线和第二PCB走线，形成次级共模扼流圈，产生欧姆损耗，在发生大的浪涌电流注入时，通过较高的共模阻抗，把注入电流堵在以太网物理层芯片以外。外。外。

【技术实现步骤摘要】
以太网物理层芯片的接口浪涌保护电路


[0001]本专利技术涉及以太网芯片
，尤其涉及一种浪涌保护电路。

技术介绍

[0002]浪涌是一种由于雷击或高压电网上电而导致的强电流注入，在需要户外长距离布线的应用中，经常会导致连接器或电气设备的损坏，以太网是一种经由非屏蔽双绞线传输差分信号的有线通信方式，根据浪涌注入在以太网MDI(Medium Dependent Interface，介质相关接口)差分对上分量的方向，可以将浪涌分为差模浪涌和共模浪涌。
[0003]图1为以太网物理层芯片1与网线接插口3的电路连接示意图及其受到共模浪涌注入时的端口波形，以太网物理层芯片1和网线接插口3之间连接共模扼流圈与变压器2，以太网物理层芯片1的MDIP接口11连接共模扼流圈与变压器2的第一MDIP接口21，以太网物理层芯片1的MDIN接口12连接共模扼流圈与变压器2的第一MDIN接口22，共模扼流圈与变压器2的第二MDIP接口23连接网线接插口的第三MDIP接口31，第二MDIN接口24连接网线接插口3的第三MDIN接口32之间连接共模扼流圈与变压器2，共模扼流圈与变压器2是一种由绕线电感和磁芯组成的元器件，在发生共模浪涌注入时，共模扼流圈与变压器2会阻挡大部分的注入电流，保护以太网PHY芯片不被损坏。然而，由于共模扼流圈与变压器2的绕线对称性无法做到完美对称，会有一部分的浪涌电流泄漏到以太网物理层芯片端。此外，因为绕线本身也存在电感外的容性耦合，也会让共模浪涌的高频分量落到以太网物理层芯片的MDI端口上。这两部分电流的叠加形成高频的共模脉冲，会让以太网物理层芯片受到物理损伤。

技术实现思路

[0004]针对上述问题，本专利技术提出一种以太网物理层芯片的接口浪涌保护电路。
[0005]以太网物理层芯片的接口浪涌保护电路，连接于所述以太网物理层芯片与网线接插口之间，包括：
[0006]共模扼流圈与变压器，包括第一MDIP接口，第一MDIN接口，第二MDIP接口，第二MDIN接口，所述第二MDIP接口连接位于所述网线接插口的第三MDIP接口，所述第二MDIN接口连接位于所述网线接插口的第三MDIN接口；
[0007]次级共模扼流圈，包括连接所述以太网物理层芯片的MDIP接口与所述第一MDIP接口之间的第一PCB走线，以及连接所述以太网物理层芯片的MDIN接口与所述第一MDIN接口之间的第二PCB走线，所述第一PCB走线形成的第一电感和所述第二PCB走线形成的第二电感的电感极性不同。
[0008]本专利技术的接口浪涌保护电路，所述第一PCB走线与所述第二PCB走线平行设置于同一PCB层上。
[0009]本专利技术的接口浪涌保护电路，所述第一PCB走线与所述第二PCB走线交错设置于不同PCB层上。
[0010]本专利技术的接口浪涌保护电路，所述第一PCB走线呈蛇形走线，自所述MDIP接口向所
述第一MDIP接口的方向延伸；所述第二PCB走线呈蛇形走线，自所述MDIN接口至所述第一MDIN接口的方向延伸。
[0011]本专利技术的接口浪涌保护电路，2N个所述通孔间隔设置用于连接不同的所述PCB层，所述第一PCB走线通过N个通孔分为N+1个走线段，所述第二PCB走线通过其余N个通孔分为N+1个走线段，所述第一PCB走线和所述第二PCB走线的相邻的走线段交错换层设置于不同PCB层上，N为大于1的整数。
[0012]本专利技术的接口浪涌保护电路，6个所述通孔间隔设置用于连接不同的所述PCB层，所述第一PCB走线包括间隔设置的第二通孔，第三通孔，第六通孔，所述第二PCB走线包括间隔设置的第一通孔、第四通孔、第五通孔。
[0013]本专利技术的接口浪涌保护电路，所述第一PCB走线包括所述MDIP接口至所述第二通孔之间的第一走线段，所述第二通孔至所述第三通孔之间的第二走线段，所述第三通孔至所述第六通孔之间的第三走线段，所述第六通孔至所述第一MDIP接口之间的第四走线段，所述第一走线段和所述第三走线段与所述第二走线段和所述第四走线段位于不同PCB层上。
[0014]本专利技术的接口浪涌保护电路，所述第二PCB走线包括所述MDIN接口至所述第一通孔之间的第五走线段，所述第一通孔至所述第四通孔之间的第六走线段，所述第四通孔至所述第五通孔之间的第七走线段，所述第五通孔至所述第一MDIN接口之间的第八走线段，所述第六走线段和所述第八走线段与所述第五走线段和所述第七走线段位于不同PCB层上。
[0015]本专利技术的接口浪涌保护电路，不同所述PCB层为第二层和第三层。
[0016]有益效果：本专利技术通过于以太网物理层芯片和共模扼流圈与变压器之间设置第一PCB走线和第二PCB走线，形成次级共模扼流圈，产生欧姆损耗，在发生大的浪涌电流注入时，通过较高的共模阻抗，把注入电流堵在以太网物理层芯片以外，保护以太网物理层芯片受到损害。
附图说明
[0017]图1是现有技术的以太网物理层芯片的浪涌保护电路示意图；
[0018]图2是本专利技术的浪涌保护电路的结构框图；
[0019]图3是本专利技术的一种具体实施例的次级共模扼流圈的示意图；
[0020]图4是本专利技术的另一种具体实施例的次级共模扼流圈示意图。
具体实施方式
[0021]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0022]需要说明的是，在不冲突的情况下，本专利技术中的实施例及实施例中的特征可以相互组合。
[0023]下面结合附图和具体实施例对本专利技术作进一步说明，但不作为本专利技术的限定。
[0024]参照图2，以太网物理层芯片的接口浪涌保护电路，连接于以太网物理层芯片1与网线接插口之间，包括：
[0025]共模扼流圈与变压器2，包括第一MDIP接口21，第一MDIN接口22，第二MDIP接口23，第二MDIN接口24，第二MDIP接口23连接位于网线接插口3的第三MDIP接口31，第二MDIN接口24连接位于网线接插口3的第三MDIN接口32；共模扼流圈与变压器2与网线接插口3的连接与图1相同；
[0026]次级共模扼流圈5，包括连接以太网物理层芯片1的MDIP接口11与第一MDIP接口21之间的第一PCB走线，以及连接以太网物理层芯片1的MDIN接口12与第一MDIN接口22之间的第二PCB走线，第一PCB走线形成的第一电感和第二PCB走线形成的第二电感的电感极性不同。
[0027]本专利技术通过于以太网物理层芯片1和共模扼流圈与变压器2之间设置第一PCB走线形成的第一电感和第二PCB走线形成的第二电感，通过走线方式对称上的差异，让第一电感和第二电感的电感极性不同，等效于共模扼流圈的阻抗特性，形成一次级共模扼流圈5，用以抵消从主共模扼流圈上泄露出来的共模浪涌分本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.以太网物理层芯片的接口浪涌保护电路，其特征在于，连接于所述以太网物理层芯片与网线接插口之间，包括：共模扼流圈与变压器，包括第一MDIP接口，第一MDIN接口，第二MDIP接口，第二MDIN接口，所述第二MDIP接口连接位于所述网线接插口的第三MDIP接口，所述第二MDIN接口连接位于所述网线接插口的第三MDIN接口；次级共模扼流圈，包括连接所述以太网物理层芯片的MDIP接口与所述第一MDIP接口之间的第一PCB走线，以及连接所述以太网物理层芯片的MDIN接口与所述第一MDIN接口之间的第二PCB走线，所述第一PCB走线形成的第一电感和所述第二PCB走线形成的第二电感的电感极性不同。2.根据权利要求1所述的接口浪涌保护电路，其特征在于，所述第一PCB走线与所述第二PCB走线平行设置于同一PCB层上。3.根据权利要求2所述的接口浪涌保护电路，其特征在于，所述第一PCB走线与所述第二PCB走线交错设置于不同PCB层上。4.根据权利要求2或3所述的接口浪涌保护电路，其特征在于，所述第一PCB走线呈蛇形走线，自所述MDIP接口向所述第一MDIP接口的方向延伸；所述第二PCB走线呈蛇形走线，自所述MDIN接口至所述第一MDIN接口的方向延伸。5.根据权利要求3所述的接口浪涌保护电路，其特征在于，2N个所述通孔间隔设置用于连接不同的所述PCB层，所述第一PCB走线通过N个通孔分为...

【专利技术属性】
技术研发人员：车文毅，裘伟斌，
申请(专利权)人：裕太微电子股份有限公司，
类型：发明
国别省市：