多复位和多时钟同步器以及同步多周期复位同步电路制造技术

一种异步多周期复位同步电路，该电路可以将任何数目的复位和同步时钟关联起来，并且有同时复位解除断言和去除了复位断言交叉危害。该异步多周期复位同步电路还可以与同步多周期复位同步电路配对，以关联相同域异步和同步复位。还描述了一种同步复位多周期同步电路，该电路与任何数目的异步复位相关联并且保证了同时复位解除断言。了同时复位解除断言。了同时复位解除断言。

【技术实现步骤摘要】
【国外来华专利技术】多复位和多时钟同步器以及同步多周期复位同步电路
[0001]优先权要求
[0002]本申请要求于2019年10月25日提交的、序列号为62/926,255的、题为“多复位和多时钟同步器以及同步多周期复位同步电路(Multi
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Reset and Multi
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Clock Synchronizer,and Synchronous Multi
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Cycle Reset Synchronization Circuit)”的美国临时申请的优先权，该美国临时申请通过引用以其整体并入本文。

技术介绍

[0003]具有多于一个时钟
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复位对的数字逻辑没有将多个复位的解除断言和时钟关联起来。具有同步复位的数字逻辑会造成过量的泄漏，并且消耗高优先级路由。当前，同一电路中的同步复位和异步复位是不相关的。
附图说明
[0004]通过以下给出的详细描述并且通过本公开的各种实施例的附图，将更充分理解本公开的实施例，然而，详细描述和附图不应当被理解为将本公开限制到特定实施例，而只是用于说明和理解的目的。
[0005]图1图示了根据一些实施例的具有联锁器的异步复位同步器，它是基于双同步的。
[0006]图2图示了根据一些实施例的具有联锁器的异步复位同步器，它是基于双同步的加固设计。
[0007]图3图示了根据一些实施例的具有针对多个时钟同步的一个异步复位的电路。
[0008]图4图示了根据一些实施例的从一个异步复位到多个时钟的多周期路径的应用。
[0009]图5图示了根据一些实施例的具有在单个时钟域中同步的多个异步复位的电路。
[0010]图6图示了根据一些实施例的示出从两个异步复位到单个时钟的多周期路径的应用的图线。
[0011]图7图示了根据一些实施例的去除重收敛危害的联锁方案。
[0012]图8图示了根据一些实施例的示出同时复位退出的图线。
[0013]图9图示了根据一些实施例的去除重收敛危害的扩展方案。
[0014]图10图示了根据一些实施例的通过与逻辑功能来关联任何数目的同步时钟和/或复位的方案。
[0015]图11图示了根据一些实施例的具有联锁器的同步复位同步器，它是基于双同步的。
[0016]图12图示了根据一些实施例的同步复位电路。
[0017]图13图示了根据一些实施例的示出同步复位电路的操作的图线。
[0018]图14图示了根据一些实施例的与异步复位同步器联锁的同步复位电路。
[0019]图15图示了根据一些实施例的示出联锁同步和异步复位波形的图线。
[0020]图16图示了根据一些实施例的用于通过与逻辑功能来扩展联锁方案的机制。
[0021]图17图示了根据一些实施例的具有多复位和多时钟同步器和/或同步多周期复位
同步电路的智能设备或计算机系统或SoC(片上系统)。
具体实施方式
[0022]在具有多于一个时钟
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复位对的数据逻辑中关联复位解除断言(de
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assertion)的一种方式是使用复位同步器，这些复位同步器将复位放在接收时钟域中，然后将时序收敛到该时钟域中的单个周期。这些被称为单周期复位同步器。然而，跨越许多接收器的单周期时序的功率和时序效率都是非常低的，并且在物理设计中造成拥塞。由于同步器的亚稳态的不确定，因此多个同步复位是不相关的。另一种关联复位解除断言的方式是将逻辑分割成几个子域，这些子域形成适当的门控时钟
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复位对，以用于多周期时序收敛。这些同步器电路被称为多周期复位同步器。然而，将逻辑分割成不相关的时钟
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复位对的成本很高，而且并不总是可能。其输出被允许以多个周期分发给接收器的同步器也会受到亚稳态的影响，而且也不相关。另一种关联复位解除断言的方式是将逻辑转换为与这样的单个同步器配对的单个时钟
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复位：该同步器的输出被允许以多个周期到达其接收器。然而，逻辑转换到单个时钟
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复位对在时序、面积和功率方面是成本高昂的。
[0023]一些实施例描述了一种异步多周期复位同步电路，该电路可以将任何数目的复位和同步时钟关联起来，并且保证了同时复位解除断言和去除了复位断言交叉危害。该异步多周期复位同步电路还可以与同步多周期复位同步电路配对，以关联相同域异步和同步复位。
[0024]各种实施例有许多技术效果。例如，各种实施例的电路提供了一种灵活的方式来解决多复位和多时钟逻辑结构中的已知限制。该电路消除了成本高昂的验证，并且允许了显著的功率节省。例如，通过各种实施例可以观察到高达5％的泄漏节省。各种实施例的电路是通用的，并且同等地涵盖所有已知类型的复位同步。其他技术效果将从各种附图和实施例中清楚显现。
[0025]在同一电路中关联同步和异步复位的一种方式是使用单周期同步复位和单周期同步的异步复位。然而，单周期同步复位的功率和时序效率都是非常低的，并且在物理设计中造成拥塞。由于亚稳态的不确定性，多个单周期同步器是不相关的。逻辑转换到单个异步时钟
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复位对在时序、面积和功率方面是成本高昂的。一些实施例描述了一种同步复位多周期同步电路，该电路与任何数目的异步复位相关联并且保证了同时复位解除断言。
[0026]各种实施例有许多技术效果。例如，该电路提供了一种灵活的方式来解决包括同步复位和组合的同步
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异步复位的逻辑结构中的已知限制。它消除了成本高昂的验证，并且允许了显著的功率节省(例如，高达5％的泄漏节省)。它是通用的，并且同等地涵盖所有已知类型的同步复位。其他技术效果将从各种附图和实施例中清楚显现。
[0027]在接下来的描述中，论述了许多细节以提供对本公开的实施例的更透彻说明。然而，本领域技术人员将会清楚，没有这些具体细节也可以实现本公开的实施例。在其他情况下，以框图形式而不是详细示出公知的结构和设备，以避免模糊本公开的实施例。
[0028]注意，在实施例的相应附图中，以线条来表示信号。一些线条可能更粗，以指示更多的构成信号路径，和/或在一端或多端具有箭头，以指示主信息流方向。这种指示不旨在进行限制。更确切地说，这些线条与一个或多个示例性实施例结合使用以帮助更容易地理解电路或逻辑单元。由设计需要或偏好决定的任何所表示的信号可实际上包括可在任一方
向上行进并且可利用任何适当类型的信号方案来实现的一个或多个信号。
[0029]在整个说明书各处，以及在权利要求中，术语“连接”的意思是直接连接，例如连接的事物之间的电连接、机械连接或磁性连接，没有任何中间设备。
[0030]术语“单周期”是指两级、三级或更多级的同步电路，该同步电路被特别设计成在单个时钟周期内将其输出信号递送到所有连接的端点。
[0031]术语“多周期”一般是指两级、三级或更多级的同步电路，其输出被允许以多个周期到达其连接的端点。
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【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种装置，包括：第一同步器电路，包括串联耦合的至少两个时序电路，其中，所述第一同步器电路用于将复位传递到时钟门；以及第二同步器电路，包括至少两个时序电路，其中，所述第二同步器电路用于基本上消除来自所述复位的可能毛刺，并且向所述复位的解除断言的传播提供至少两个时钟周期的松弛。2.根据权利要求1所述的装置，包括多周期路径，其耦合到所述第一同步器电路的输出，并且耦合到所述第二同步器电路的输入，其中，所述多周期路径用于增大传播所述复位的时间量。3.根据权利要求2所述的装置，其中，所述多周期路径包括触发器，用于在不同频率的同步时钟之间对齐联锁的复位。4.根据权利要求2所述的装置，其中，所述第一同步器电路的至少两个时序电路中的第一时序电路用于在输入复位的断言时断言复位。5.根据权利要求4所述的装置，包括与非门，用于在所述复位断言时防止时钟上的毛刺。6.根据权利要求4所述的装置，其中，所述复位传播通过所述多周期路径和所述第二同步器电路以改变所述第二同步器的输出。7.根据权利要求4所述的装置，包括时钟使能引脚，其在所述复位被断言的同时保持被断言。8.根据权利要求5至7中任一项所述的装置，其中，所述第一同步器电路的所述第一时序电路用于在所述输入复位的解除断言时断言其输出，其中，被断言的输出使得所述与非门表现为反相器。9.根据权利要求5所述的装置，包括输出时钟引脚，其为下游时序单元生成时钟，其中，在所述输入复位的解除断言传播通过所述第二同步器电路的同时所述输出时钟引脚被门控。10.一种装置，包括：第一同步器电路，包括串联耦合的至少两个时序电路，其中，所述第一同步器电路用于将复位传递到时钟门；第二同步器电路，包括时序电路，其中，所述第二同步器电路用于基本上消除来自所述复位的可能毛刺，并且向所述复位的解除断言的传播提供至少两个时钟周期的松弛；以及至少一个缓冲器，耦合在所述第一同步器和所述第二同步器之间。11.根据权利要求10所述的装置，包括：多周期路径，其耦合到所述第一同步器电路的输出，并且耦合到所述至少一个缓冲器的输入，其中，所述多周期路径用于增大传播所述复位的时间量，其中，所述至少一个缓冲器的输出耦合到所述第二同步器电路的输入。12.根据权利要求11所述的装置，其中，所述...

【专利技术属性】
技术研发人员：莱昂，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：