差分放大器及其背栅控制方法技术

本申请公开了一种差分放大器及其背栅控制方法。差分放大器包括差分对晶体管和背栅控制电路，背栅控制电路将差分对晶体管的公共端电压与参考地电压进行比较，根据比较结果动态调整差分对晶体管的背栅，从而可以保证输入共模电压在相当宽的范围内改变时，差分对晶体管中的二极管不会正向导通，同时将晶体管的栅氧击穿电压限制在电源电压以下，极大地拓宽了差分放大器的输入共模范围，提高了差分放大器的性能。性能。性能。

【技术实现步骤摘要】
差分放大器及其背栅控制方法


[0001]本专利技术涉及集成电路
，更具体地涉及一种差分放大器及其背栅控制方法。

技术介绍

[0002]运算放大器是能把输入信号的电压或功率放大的器件，广泛应用于通信、PC、消费、汽车和工业等领域。
[0003]为了抑制共模信号，通常使用差分或平衡电路来实现放大器，对于包括差分缓冲器、差分放大器和推挽差分放大器的差分电路，可能需要调整差分电压的共模以获得最佳的性能或整个电路的要求。差分电压的共模是出现在两个信号中的公共电压，即差分电压的+和
‑
部分，而共模输入的范围通常受限于正负电源，复杂的SoC上可能拥有多个不同的正负电源域，这使得将P型衬底作为片上最低电压的传统方法不再有效，在这种情况下，差分放大器的差分对晶体管的输入共模范围几乎难以将至0V以下。

技术实现思路

[0004]有鉴于此，本专利技术的目的在于提供一种差分放大器及其背栅控制方法，极大地拓宽了差分放大器的输入共模范围，提高了差分放大器的性能。
[0005]根据本专利技术的一方面，提供了一种差分放大器，包括：差分对晶体管，所述差分对晶体管的一端彼此耦合，其栅极接收差分输入电压；以及背栅控制电路，用于将所述差分对晶体管的公共端电压与参考地电压进行比较，并根据比较结果得到背栅控制电压，其中，所述背栅控制电压用于控制所述差分对晶体管的背栅，以在所述公共端电压小于所述参考地电压的情况下将所述差分对晶体管的背栅钳位在所述参考地电压，在所述公共端电压大于所述参考地电压的情况下将所述差分对晶体管的背栅钳位在所述公共端电压。
[0006]可选的，所述差分放大器还包括：第一电流源，与所述差分对晶体管的公共端耦合，用于为所述差分对晶体管的各个晶体管提供电流。
[0007]可选的，所述差分放大器还包括：共源共栅晶体管，其源极连接到所述差分对晶体管的各个漏极，其漏极连接到负载，其栅极连接到一偏置电压。
[0008]可选的，所述差分放大器还包括：与所述差分对晶体管的公共端耦合的钳位电路，所述钳位电路用于提供所述偏置电压。
[0009]可选的，所述钳位电路包括：第一晶体管，其源极连接到所述差分对晶体管的公共端，其栅极与漏极连接以构成二极管；第二晶体管，其源极连接到所述第一晶体管的漏极，其栅极与漏极连接以构成二极管；以及第二电流源，其一端与所述第二晶体管的漏极连接，其另一端接地，其中，所述第二晶体管的栅极与所述共源共栅晶体管的栅极连接以提供所述偏置电压。
[0010]可选的，所述背栅控制电路包括：第三晶体管和第四晶体管，二者的源极和栅极彼此连接，以构成电流镜；第五晶体管，其漏极与所述第三晶体管的漏极连接，栅极与所述公
共端电压连接；第六晶体管，其漏极与所述第三晶体管的漏极连接，栅极与所述参考地电压连接；第七晶体管，其漏极和栅极与所述第四晶体管的漏极连接，并输出所述背栅控制电压；以及第三电流源，其一端与第五至第七晶体管的源极连接。
[0011]可选的，所述共源共栅晶体管以及所述第一晶体管和所述第二晶体管分别选自高压PMOS晶体管。
[0012]可选的，所述第三晶体管和所述第四晶体管分别选自PMOS晶体管，所述第五晶体管、所述第六晶体管以及所述第七晶体管分别选自NMOS晶体管。
[0013]可选的，所述负载包括电压源负载和电流源负载。
[0014]根据本专利技术的另一专利技术，提供了一种用于差分放大器的背栅控制方法，包括：将差分对晶体管的公共端电压与参考地电压进行比较，并根据比较结果得到背栅控制电压；以及基于所述背栅控制电压控制所述差分对晶体管的背栅，以在所述公共端电压小于所述参考地电压的情况下将所述差分对晶体管的背栅钳位在所述参考地电压，在所述公共端电压大于所述参考地电压的情况下将所述差分对晶体管的背栅钳位在所述公共端电压。
[0015]本专利技术实施例的差分放大器及其背栅控制方法将差分对晶体管的公共端电压与参考地电压进行比较，根据比较结果动态调整差分对晶体管的背栅，从而可以在该公共端电压小于参考地电压的情况下将差分对晶体管的背栅钳位在参考地电压，在公共端电压大于参考地电压的情况下将差分对晶体管的背栅钳位在公共端电压，保证输入共模电压在相当宽的范围内改变时，差分对晶体管中的二极管不会正向导通，同时将晶体管的栅氧击穿电压限制在电源电压以下，极大地拓宽了差分放大器的输入共模范围，提高了差分放大器的性能。
附图说明
[0016]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚。
[0017]图1示出根据现有技术的一种差分放大器的示意性电路图；图2示出根据现有技术的另一种差分放大器的示意性电路图；图3示出根据本专利技术第一实施例的一种差分放大器的示意性电路图；图4示出根据本专利技术第一实施例的背栅控制电路的示意性电路图；图5示出本专利技术实施例的背栅控制电路工作的电压波形图；图6示出根据本专利技术第二实施例的另一种差分放大器的示意性电路图。
具体实施方式
[0018]以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。
[0019]在下文中描述了本专利技术的许多特定的细节，例如部件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。
[0020]应当理解，在以下的描述中，“电路”是指由至少一个元件或子电路通过电气连接
或电磁连接构成的导电回路。当称元件或电路“连接到”另一元件或称元件/电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
[0021]参考图1，现有的差分放大器100包括晶体管M1和晶体管M2，晶体管M1和晶体管M2构成差分对晶体管，例如通过PMOS晶体管实现，二者的栅极接收差分输入电压的负极部分Vin和正极部分Vip，晶体管M1和晶体管M2的源极彼此连接，且通过电流源Ip与电源电压VDD连接，晶体管M1和晶体管M2的漏极与负载连接，且用于形成生成差分输出电压的差分输出节点。在现有的差分放大器100中，晶体管M1和晶体管M2的背栅连接到源极，由于晶体管M1和晶体管M2的背栅和源极会跟随其栅极的输入电压而变化，因此其输入共模范围ICMR（Input Common Mode Range）被限制在VDD
‑
Vsat至
‑
0.6V之间（Vsat表示差分对晶体管的源漏之间的最小电压），进一步降低输入共模电压会使得晶体管M1和晶体管M2的P型衬底和n阱之间的二极管正偏。
[0022]参考图2，现有的另一种差分放大器200的解决方案是将晶体管M1和晶体管M2的背栅连接到电源电压VDD，此时晶体本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种差分放大器，包括：差分对晶体管，所述差分对晶体管的一端彼此耦合，其栅极接收差分输入电压；以及背栅控制电路，用于将所述差分对晶体管的公共端电压与参考地电压进行比较，并根据比较结果得到背栅控制电压，其中，所述背栅控制电压用于控制所述差分对晶体管的背栅，以在所述公共端电压小于所述参考地电压的情况下将所述差分对晶体管的背栅钳位在所述参考地电压，在所述公共端电压大于所述参考地电压的情况下将所述差分对晶体管的背栅钳位在所述公共端电压。2.根据权利要求1所述的差分放大器，还包括：第一电流源，与所述差分对晶体管的公共端耦合，用于为所述差分对晶体管的各个晶体管提供电流。3.根据权利要求1所述的差分放大器，还包括：共源共栅晶体管，其源极连接到所述差分对晶体管的各个漏极，其漏极连接到负载，其栅极连接到一偏置电压。4.根据权利要求3所述的差分放大器，还包括：与所述差分对晶体管的公共端耦合的钳位电路，所述钳位电路用于提供所述偏置电压。5.根据权利要求4所述的差分放大器，其中，所述钳位电路包括：第一晶体管，其源极连接到所述差分对晶体管的公共端，其栅极与漏极连接以构成二极管；第二晶体管，其源极连接到所述第一晶体管的漏极，其栅极与漏极连接以构成二极管；以及第二电流源，其一端与所述第二晶体管的漏极连接，其另一端接地，其中，所述第二晶体管的栅极与所述共源共栅晶体管的栅极连接以提...

【专利技术属性】
技术研发人员：卫梦昭，
申请(专利权)人：杭州深谙微电子科技有限公司，
类型：发明
国别省市：