LDMOSFET器件、制备方法以及芯片技术

本发明专利技术提供一种LDMOSFET器件、制备方法以及芯片，属于芯片技术领域。该LDMOSFET器件，包括：栅极，形成在半导体衬底上方；源极区，形成在栅极的一侧处；漏极区，形成在栅极的另一侧处；以及隔离区，形成在栅极之下，位于源极区与漏极区之间，栅极包括多段相连的栅极结构，隔离区包括多段微隔离区；微隔离区与栅极结构一一对应；两段微隔离区之间形成有第一导电类型的间隔区。通过改进栅极和隔离区的结构，并在两段微隔离区之间形成第一导电类型的间隔区，微隔离区与改进后的栅极能够承受更大的电压，能降低导通电阻；第一导电类型的间隔区与漂移区之间形成PN结，能够提高击穿电压，同时降低了导通电阻。了导通电阻。了导通电阻。

【技术实现步骤摘要】
LDMOSFET器件、制备方法以及芯片


[0001]本专利技术涉及芯片
，具体地涉及一种LDMOSFET器件，一种LDMOSFET器件制备方法以及一种芯片。

技术介绍

[0002]双扩散金属氧化物半导体场效应管(Double
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diffused MOS，简称DMOS)具有耐压高、功耗低、大电流驱动能力等特点，广泛采用于电源管理电路中。双扩散金属氧化物半导体场效应管主要有两种类型，垂直双扩散金属氧化物半导体场效应管（Vertical Double
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diffused MOSFET，简称VDMOSFET）和横向双扩散金属氧化物半导体场效应管（Lateral Double
‑
diffused MOSFET，简称LDMOSFET）。
[0003]对于LDMOSFET特征导通电阻(Specific on
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Resistance，Rsp)和击穿电压(Breakdown Voltage，BV)是两个重要的指标，其外延层的厚度、掺杂浓度、漂移区的长度是最重要的特性参数。通常高压LDMOSFET的制造，需要在LDMOSFET漏端的漂移区（Drift）制作厚氧化层，在氧化层上面制作栅场板，栅场板与衬底之间通常通过设置隔离区来实现隔离，为了提高击穿电压，通常的做法是将隔离区拉长，这样承受的电压会增大，但是LDMOSFET的导通电阻也会同样增大，影响LDMOSFET的性能。

技术实现思路

[0004]本专利技术实施方式的目的是提供一种LDMOSFET器件、制备方法以及芯片，以实现提高器件的击穿电压的同时，不影响LDMOSFET器件的导通电阻。
[0005]为了实现上述目的，本专利技术第一方面提供一种LDMOSFET器件，包括：栅极，形成在半导体衬底上方；源极区，形成在所述栅极的一侧；漏极区，形成在所述栅极的另一侧；以及隔离区，形成在所述栅极之下，位于所述源极区与所述漏极区之间；所述栅极包括多段相连的栅极结构，所述隔离区包括多段微隔离区；所述微隔离区与所述栅极结构一一对应；两段所述微隔离区之间形成有第一导电类型间隔区。第一导电类型的间隔区与漂移区之间形成PN结，能够提高击穿电压，同时降低了导通电阻。
[0006]可选的，所述栅极至少包括两段相连的栅极结构，所述隔离区至少包括两段微隔离区。
[0007]可选的，所述栅极结构至少包括第一栅极结构和第二栅极结构，第一栅极结构与第二栅极结构之间具有第一间隙；所述微隔离区包括第一微隔离区和第二微隔离区；所述第一微隔离区对应第一栅极结构的预设区域和第一间隙的预设区域；所述第二微隔离区对应第二栅极结构。
[0008]可选的，所述栅极结构至少包括第一栅极结构、第二栅极结构和第三栅极结构，第一栅极结构与第二栅极结构之间具有第一间隙，第二栅极结构与第三栅极结构之间具有第
二间隙；所述微隔离区包括第一微隔离区、第二微隔离区和第三微隔离区；所述第一微隔离区对应第一栅极结构的预设区域和第一间隙的预设区域；所述第二微隔离区对应第二栅极结构；所述第三微隔离区对应第三栅极结构。
[0009]可选的，所述微隔离区为浅沟槽隔离区或者硅局部氧化隔离区。
[0010]进一步地，所述衬底上形成有埋区、高压阱区、漂移区、体区；所述高压阱区包括第一导电类型阱区和第二导电类型阱区；所述埋区位于所述第二导电类型阱区的下方，所述第一导电类型阱区间隔预设距离形成在所述第二导电类型阱区的两侧；所述漂移区和所述体区位于第二导电类型阱区内，且所述漂移区位于所述体区的两侧；所述源极区位于所述体区内，所述漏极区位于所述漂移区内。
[0011]进一步地，所述漏极区远离对应的微隔离区的一侧还设置有第一浅沟槽隔离区和第二浅沟槽隔离区，所述第一浅沟槽隔离区与第二浅沟槽隔离区之间设置有第二导电类型掺杂区；所述第二浅沟槽隔离区远离第二导电类型掺杂区的一侧设置有第一导电类型掺杂区，所述第一导电类型掺杂区位于第一导电类型阱区内。
[0012]进一步地，所述第二导电类型阱区上设置有绝缘层，所述绝缘层位于所述栅极、所述第一浅沟槽隔离区以及所述第二浅沟槽隔离区上方。
[0013]可选的，所述第一导电类型为N型，所述第二导电类型为P型；或者所述第一导电类型为P型，所述第二导电类型为N型。
[0014]本专利技术第二方面提供一种LDMOSFET器件制作方法，所述方法包括：在半导体衬底的选定区域中形成第一导电类型阱区和第二导电类型阱区；在半导体衬底的选定区域中形成第一导电类型体区和第二导电类型漂移区；所述第一导电类型体区与所述第二导电类型漂移区横向接触，且位于所述第二导电类型阱区内；在所述半导体衬底上形成第一浅沟槽隔离区、第二浅沟槽隔离区和多段微隔离区；在所述半导体衬底表面制备多段相连的栅极结构，所述微隔离区与所述栅极结构一一对应；采用离子注入工艺在所述第一导电类型体区中形成源极区，在所述第二导电类型漂移区中形成漏极区以及在两段微隔离区之间形成第一导电类型间隔区，所述源极区和所述漏极区分别位于所述栅极的两侧。
[0015]可选的，所述微隔离区为浅沟槽微隔离区或者硅局部氧化微隔离区。
[0016]进一步地，所述方法还包括：在所述栅极、所述第一浅沟槽隔离区以及所述第二浅沟槽隔离区上方制备绝缘层。
[0017]本专利技术还提供一种芯片，所述芯片包括所述的LDMOSFET器件。
[0018]通过上述技术方案，通过改进栅极和隔离区的结构，并在两段微隔离区之间形成有第一导电类型的间隔区，微隔离区与改进后的栅极能够承受更大的电压，同时也能降低导通电阻；第一导电类型的间隔区与漂移区之间形成PN结，能够提高击穿电压，同时降低了导通电阻。
[0019]本专利技术实施方式的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
[0020]附图是用来提供对本专利技术实施方式的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本专利技术实施方式，但并不构成对本专利技术实施方式的限制。在附图中：图1是本专利技术一种实施方式提供的LDMOSFET器件结构示意图；图2是本专利技术另一种实施方式提供的LDMOSFET器件结构示意图；图3是本专利技术一种实施方式提供的LDMOSFET器件制作方法流程图。
[0021]附图标记说明1
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源极区，2
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栅极，201
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第一栅极结构，202
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第二栅极结构，203
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第三栅极结构，3
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漏极区，4
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间隔区，5
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微隔离区，501
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第一微隔离区，502
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第二微隔离区，503
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第三微隔离区，6
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体区，7
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第二导电类型阱区，8
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埋区，9
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衬底，10第一导电类型阱区，11
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第二浅沟槽本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种LDMOSFET器件，包括：栅极，形成在半导体衬底上方；源极区，形成在所述栅极的一侧；漏极区，形成在所述栅极的另一侧；以及隔离区，形成在所述栅极之下，位于所述源极区与所述漏极区之间；其特征在于，所述栅极包括多段相连的栅极结构，所述隔离区包括多段微隔离区；所述微隔离区与所述栅极结构一一对应；两段所述微隔离区之间形成有第一导电类型间隔区。2.根据权利要求1所述的LDMOSFET器件，其特征在于，所述栅极至少包括两段相连的栅极结构，所述隔离区至少包括两段微隔离区。3.根据权利要求2所述的LDMOSFET器件，其特征在于，所述栅极结构至少包括第一栅极结构和第二栅极结构，第一栅极结构与第二栅极结构之间具有第一间隙；所述微隔离区包括第一微隔离区和第二微隔离区；所述第一微隔离区对应第一栅极结构的预设区域和第一间隙的预设区域；所述第二微隔离区对应第二栅极结构。4.根据权利要求2所述的LDMOSFET器件，其特征在于，所述栅极结构至少包括第一栅极结构、第二栅极结构和第三栅极结构，第一栅极结构与第二栅极结构之间具有第一间隙，第二栅极结构与第三栅极结构之间具有第二间隙；所述微隔离区包括第一微隔离区、第二微隔离区和第三微隔离区；所述第一微隔离区对应第一栅极结构的预设区域和第一间隙的预设区域；所述第二微隔离区对应第二栅极结构；所述第三微隔离区对应第三栅极结构。5.根据权利要求1所述的LDMOSFET器件，其特征在于，所述隔离区为浅沟槽隔离区或者硅局部氧化隔离区。6.根据权利要求1所述的LDMOSFET器件，其特征在于，所述衬底上形成有埋区、高压阱区、漂移区、体区；所述高压阱区包括第一导电类型阱区和第二导电类型阱区；所述埋区位于所述第二导电类型阱区的下方，所述第一导电类型阱区间隔预设距离形成在所述第二导电类型阱区的两侧；所述漂移区和所述体区位于第二导电类型阱区内，且所述漂移区位于所述体区的两侧；所述源极区位于所述体区内，所述漏极区位于所述漂移区内。7.根据权利要求6所...

【专利技术属性】
技术研发人员：余山，赵东艳，王于波，陈燕宁，付振，刘芳，王凯，吴波，邓永峰，刘倩倩，郁文，
申请(专利权)人：北京智芯微电子科技有限公司，
类型：发明
国别省市：