功率管的采样控制电路、电源保护芯片以及设备制造技术

本申请提供了一种功率管的采样控制电路，该采样控制电路包括第一采样管和基础采样管，功率管、第一采样管和基础采样管为NMOS，功率管的漏极连接输入端，功率管的源极连接输出端,第一采样管的栅极连接功率管的栅极和基础采样管的栅极，第一采样管的漏极连接功率管的漏极和基础采样管的漏极，第一采样管的漏极电流跟随基础采样管的漏极电流，以使得所述第一采样管的漏极电流与所述基础采样管的漏极电流在输出电压的全工作范围内保持一致。第一采样管和基础采样管共栅共漏采样可以实现在全工作电压范围内对功率管进行电流采样，保障采样精度。样精度。样精度。

【技术实现步骤摘要】
功率管的采样控制电路、电源保护芯片以及设备


[0001]本申请涉及电路
，尤其涉及一种功率管的采样控制电路、电源保护芯片以及电子设备。

技术介绍

[0002]在电源保护芯片中，很多都会集成功率管。其中，功率管是在放大电路中担任末级输出的晶体管。功率管可以基于集电极最大耗散功率P
CM
的大小分为大功率管和小功率管。其中，集电极最大耗散功率大于1瓦特(W)的功率管可以为大功率管，集电极最大耗散功率小于1W的功率管可以为小功率管。
[0003]高压N型功率管的输入输出工作电压范围较宽，如此需要功率管的电流采样电路在全工作电压范围都能正常工作。然而，在靠近最大或最小工作电压的区域，单一的采样电路总会在其中一个区域不能正常工作。如此导致电流采样的精度降低，甚至有可能会损坏电路。
[0004]业界亟需提供能够在全工作电压范围内正常工作的功率管的电流的采样控制电路，以实现高精度采样。

技术实现思路

[0005]本申请提供了一种功率管的采样控制电路，该采样控制电路包括第一采样管和基础采样管，功率管、第一采样管和基础采样管为N型金属氧化物半导体场效应晶体管NMOS，功率管的漏极连接输入端，功率管的源极连接输出端；第一采样管的栅极连接功率管的栅极和基础采样管的栅极，第一采样管的漏极连接功率管的漏极和基础采样管的漏极，第一采样管的漏极电流跟随基础采样管的漏极电流，以使得所述第一采样管的漏极电流与所述基础采样管的漏极电流在输出电压的全工作范围内保持一致。如此可以实现对在全工作电压范围内对功率管进行高精度采样。本申请还提供了上述采样控制电路对应的电源保护芯片以及电子设备。
[0006]第一方面，本申请提供了一种功率管的采样控制电路，该电路包括：
[0007]第一采样管和基础采样管，所述功率管和所述第一采样管、所述基础采样管为N型金属氧化物半导体场效应晶体管NMOS，所述功率管的漏极连接输入端，所述功率管的源极连接输出端；
[0008]所述第一采样管的栅极连接所述功率管的栅极和基础采样管的栅极，所述第一采样管的漏极连接所述功率管的漏极和所述基础采样管的漏极，所述第一采样管的漏极电流跟随所述基础采样管的漏极电流，以使得所述第一采样管的漏极电流与所述基础采样管的漏极电流在输出电压的全工作范围内保持一致。
[0009]在一些可能的实现方式中，所述采样控制电路还包括第二采样管，所述第二采样管为所述NMOS；
[0010]所述第二采样管的源极连接所述功率管的源极，所述第二采样管用于所述输入端
和所述输出端的压差大于预设电压时，通过所述第二采样管的源极电流获得所述功率管的漏极电流。
[0011]在一些可能的实现方式中，所述电路还包括第一P型金属氧化物半导体场效应晶体管PMOS和第二PMOS；
[0012]所述第一PMOS的源极连接所述基础采样管的源极，所述第二PMOS的源极连接所述第一采样管的源极，所述第一PMOS的栅极连接所述第二PMOS的栅极。
[0013]在一些可能的实现方式中，所述电路还包括第三PMOS、第四PMOS、第五PMOS和第六PMOS；
[0014]所述第三PMOS、第四PMOS、第五PMOS、第六PMOS的源极连接所述输入端，所述第三PMOS、第四PMOS的栅极相连，所述第五PMOS、第六PMOS的栅极相连，所述第三PMOS的栅极连接所述第三PMOS的漏极、所述第二采样管的漏极和所述第五PMOS的漏极，所述第六PMOS的栅极连接所述第六PMOS的漏极；
[0015]所述第一采样管的漏极电流等于所述第六PMOS的源极电流，所述第六PMOS的源极电流等于所述第五PMOS的源极电流；
[0016]所述输入端和所述输出端的压差大于预设电压时，所述第二采样管的源极电流等于所述第三PMOS的源极电流和所述第五PMOS的源极电流之和，所述第三PMOS的源极电流等于所述第四PMOS的源极电流。
[0017]在一些可能的实现方式中，所述输入端和所述输出端的压差不大于所述预设电压时，所述基础采样管的漏极电流等于所述功率管的漏极电流，所述第三PMOS被关断，所述第三PMOS的源极电流等于0。
[0018]在一些可能的实现方式中，所述电路还包括第一NMOS和第二NMOS；
[0019]所述第一NMOS的栅极、所述第二NMOS的栅极、所述第一NMOS的漏极连接所述第二PMOS的漏极，所述第一NMOS的源极、所述第二NMOS的源极连接，所述第二NMOS的漏极连接所述第六PMOS的漏极。
[0020]在一些可能的实现方式中，所述第四PMOS的漏极通过运算放大器连接所述功率管的栅极。
[0021]在一些可能的实现方式中，所述第一PMOS的尺寸等于所述第二PMOS的尺寸。
[0022]在一些可能的实现方式中，所述第一采样管的尺寸等于所述基础采样管的尺寸。
[0023]第二方面，本申请提供了一种电源保护芯片，该电源保护芯片包括第一方面或第一方面的任一种实现方式中的功率管的采样控制电路。
[0024]第三方面，本申请提供一种电子设备，该电子设备包括电源以及第二方面或第二方面的任一种实现方式中的电源保护芯片。
[0025]本申请在上述各方面提供的实现方式的基础上，还可以进行进一步组合以提供更多实现方式。
[0026]从以上技术方案可以看出，本申请实施例具有以下优点：
[0027]本申请实施例提供了一种功率管的采样控制电路，该电路包括第一采样管和基础采样管，其中，功率管、第一采样管和基础采样管均为NMOS，功率管的漏极连接输入端，功率管的源极连接输出端，第一采样管的栅极连接功率管的栅极和基础采样管的栅极，第一采样管的漏极连接功率管的漏极和基础采样管的漏极，第一采样管的漏极电流跟随基础采样
管的漏极电流，以使得所述第一采样管的漏极电流与所述基础采样管的漏极电流在输出电压的全工作范围内保持一致。
[0028]如此，能够提供一种在全工作电压范围内正常工作的功率管的电流采样电路，保证限流精度的同时，电流支路的切换也能自然连续地过渡，从而保证限流环路的完整性。
附图说明
[0029]为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需使用的附图作以简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0030]图1为本申请实施例提供的一种功率管的限流保护电路的示意图；
[0031]图2为本申请实施例提供的一种功率管的采样控制电路的示意图；
[0032]图3为本申请实施例提供的一种电源保护芯片的示意图。
具体实施方式
[0033]下面将结合本申请中的附图，对本申请提供的实施例中的方案进行描述。
[0034]本申请实施例中的术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种功率管的采样控制电路，其特征在于，所述采样控制电路包括第一采样管和基础采样管，所述功率管和所述第一采样管、所述基础采样管为N型金属氧化物半导体场效应晶体管NMOS，所述功率管的漏极连接输入端，所述功率管的源极连接输出端；所述第一采样管的栅极连接所述功率管的栅极和所述基础采样管的栅极，所述第一采样管的漏极连接所述功率管的漏极和所述基础采样管的漏极，所述第一采样管的漏极电流跟随所述基础采样管的漏极电流，以使得所述第一采样管的漏极电流与所述基础采样管的漏极电流在输出电压的全工作范围内保持一致。2.根据权利要求1所述的电路，其特征在于，所述采样控制电路还包括第二采样管，所述第二采样管为所述NMOS；所述第二采样管的源极连接所述功率管的源极，所述第二采样管用于所述输入端和所述输出端的压差大于预设电压时，通过所述第二采样管的源极电流获得所述功率管的漏极电流。3.根据权利要求1所述的电路，其特征在于，所述电路还包括第一P型金属氧化物半导体场效应晶体管PMOS和第二PMOS；所述第一PMOS的源极连接所述基础采样管的源极，所述第二PMOS的源极连接所述第一采样管的源极，所述第一PMOS的栅极连接所述第二PMOS的栅极。4.根据权利要求2所述的电路，其特征在于，所述电路还包括第三PMOS、第四PMOS、第五PMOS和第六PMOS；所述第三PMOS、第四PMOS、第五PMOS、第六PMOS的源极连接所述输入端，所述第三PMOS、第四PMOS的栅极相连，所述第五PMOS、第六PMOS的栅极相连，所述第三PMOS的栅极连接所述第三PMOS的漏极、所述第二采样管的漏极和...

【专利技术属性】
技术研发人员：姜艳，
申请(专利权)人：上海艾为微电子技术有限公司，
类型：发明
国别省市：