一种高性能字时钟信号发生装置制造方法及图纸

本实用新型专利技术公开了一种高性能字时钟信号发生装置，其技术方案要点包括有装置本体，所述装置本体包括有控制模块、时钟信号模块、信号输出模块和电源模块，控制模块包括有控制芯片U1以及与控制芯片U1相适配的控制电路，时钟信号模块包括有时钟芯片U2以及与时钟芯片U2相适配的时钟电路，信号输出模块包括有结构相同的第一字时钟信号电路和第二字时钟信号电路，第一字时钟信号电路包括有用于降频的分频器芯片U3以及与分配器芯片U3相适配的字时钟信号接口P1、P2、P3，时钟芯片U2产生的字时钟信号通过字时钟接口P1、P2、P3进行输出。本实用新型专利技术具有结构简单、性能高、成本低、使用便捷的效果。果。果。

【技术实现步骤摘要】
一种高性能字时钟信号发生装置


[0001]本技术涉及音频设备
，具体涉及一种高性能字时钟信号发生装置。

技术介绍

[0002]在录音放音以及视频同步传输时候，字时钟发生器作为数字信号标准的基准设备必不可少，同时它的性能全面影响着录放音的质量。虽然外国存在以字时钟信号发生器作为基准设备，但一般性能的产品和高端性能的产品，价格都十分高昂。而目前国内在音频领域暂无高性能、通用型的字时钟信号发生器，严重阻碍国内用户低成本实现高性能的录放音过程的使用。因此，对现有的字时钟信号发生器进行改进是非常必要的。

技术实现思路

[0003]针对现有技术存在的不足，本技术在于提供一种高性能字时钟信号发生装置，具有结构简单、性能高、成本低、使用便捷的效果。
[0004]为实现上述目的，本技术提供了如下技术方案：一种高性能字时钟信号发生装置，包括有装置本体，所述装置本体包括有控制模块、时钟信号模块、信号输出模块和电源模块，控制模块包括有控制芯片U1以及与控制芯片U1相适配的控制电路，控制芯片U1设置为STM32F103C8T6型单片机，控制芯片U1分别与时钟信号模块和信号输出模块相互电性连接，时钟信号模块包括有时钟芯片U2以及与时钟芯片U2相适配的时钟电路，时钟芯片U2设置为LMK03328型超低噪声时钟发生器，信号输出模块包括有结构相同的第一字时钟信号电路和第二字时钟信号电路，第一字时钟信号电路和第二字时钟信号电路均与时钟芯片U2相互电性连接，第一字时钟信号电路包括有用于降频的分频器芯片U3以及与分配器芯片U3相适配的字时钟信号接口P1、P2、P3，时钟芯片U2产生的字时钟信号通过字时钟接口P1、P2、P3进行输出，分频器芯片U3选用LMK01010型。
[0005]通过采用上述技术方案，控制模块中的控制芯片U1控制时钟信号模块中的时钟信号芯片U2产生字时钟信号，并通过信号输出模块中的分频器芯片U3和字时钟信号接口P1、P2、P3输出稳定可靠的字时钟信号，时钟信号芯片U2设置为LMK03328型超低噪声时钟发生器，能产生低抖动低噪音及稳定性高的时钟信号，分频器芯片U3进行降频以达到合适的用户需要频率，采用先升频再降频的方式，实现极高的精度和信噪比。
[0006]本技术进一步设置为：所述第一字时钟信号电路上还设置有相互电性连接的第一缓冲芯片U4和第二缓冲芯片U5，第一缓冲芯片U4和第二缓冲芯片U5分别选用LMK00804型时钟扇出缓冲器和MC74VHC1G125DFT1型缓冲器。
[0007]通过采用上述技术方案，第一字时钟信号电路通过第一缓冲芯片U4和第二缓冲芯片U5将时钟信号芯片U2产生的字时钟信号通过BNC输出端口进行输出，第一缓冲芯片U4和第二缓冲芯片U5能提高驱动能力从而提高输出字时钟信号的稳定性。
[0008]本技术进一步设置为：所述时钟电路上设置有两个与时钟芯片U2电性连接的晶振X1、X2，时钟电路上还设置有与时钟芯片U2相适配的外接信号接口J1，外接信号接口J1
与频率为10M的基准时钟相连接。
[0009]通过采用上述技术方案，设置晶振X1、X2以及外接信号接口J1外接10M的基准时钟，可以避免内部晶振的误差影响输出信号的结果，有效提高输出信号的精准度。
[0010]本技术进一步设置为：所述信号输出模块还设置有与所述时钟芯片U2电性连接的主时钟信号电路，主时钟信号电路上设置有差分线路接收器U6以及与差分线路接收器U6相适配的主时钟信号接口P7、P8，差分线路接收器U6设置为DS90LV028AH型双CMOS差分线路接收器。
[0011]通过采用上述技术方案，通过差分线路接收器U6和主时钟信号接口P7、P8相互配合，信号输出模块可以输出两路同步的主时钟信号，以便于兼容现有老设备对于主时钟信号的需求，使用场景丰富，适用性广。
[0012]本技术进一步设置为：所述电源模块的输入端和输出端分别设置为供电电压VCC和工作电压VDD，供电电压VCC与蓄电池相互电性连接，电源模块包括有两个相互并联的稳压电路，且稳压电路上有设置有五个并联的稳压芯片，稳压芯片选用LM317
‑
3.3型稳压器，供电电压VCC经过稳压电路后输出3.3V的工作电压VDD，工作电压VDD分别与所述的控制模块、时钟信号模块和信号输出模块相互电性连接，电源模块上还设置有若干相适配的滤波电容。
[0013]通过采用上述技术方案，供电电压VCC与蓄电池相互电性连接，可以使供电电压VCC的电压保持稳定，提高电源体系的抗干扰性，进而提高整体性能，供电电压VCC经过稳压电路后输出3.3V的工作电压VDD，使得控制模块、时钟信号模块和信号输出模块得到稳定3.3V的工作电压VDD从而保证电路工作的可靠性，避免电压不稳定而影响信号输出的稳定性，滤波电容进行滤波提高工作电压VDD的稳定性和精度。
[0014]本技术进一步设置为：所述本体还包括有显示模块，显示模块包括有与所述控制芯片U1相互电性连接的OLED屏。
[0015]通过采用上述技术方案，显示模块通过OLED屏与控制芯片U1电性连接，便于数据信息进行显示与交互。
[0016]综上所述，本技术具有以下有益效果：
[0017]1、通过控制模块中的控制芯片U1控制时钟信号模块中的时钟信号芯片U2产生字时钟信号，并通过信号输出模块中的分频器芯片U3和字时钟信号接口P1、P2、P3输出稳定可靠的字时钟信号，时钟信号芯片U2设置为LMK03328型超低噪声时钟发生器，能产生低抖动低噪音及稳定性高的时钟信号，分频器芯片U3进行降频以达到合适的用户需要频率，采用先升频再降频的方式，实现极高的精度和信噪比；
[0018]2、通过设置晶振X1、X2以及外接信号接口J1外接10M的基准时钟，可以避免内部晶振的误差影响输出信号的结果，有效提高输出信号的精准度；通过差分线路接收器U6和主时钟信号接口P7、P8相互配合，信号输出模块可以输出两路同步的主时钟信号，以便于兼容现有老设备对于主时钟信号的需求，使用场景丰富，适用性广。
附图说明
[0019]图1为本技术实施例一的原理框图。
[0020]图2为实施例一中控制模块的电路图。
[0021]图3为实施例一中时钟信号模块的电路图。
[0022]图4为实施例一中第一字时钟信号电路的原理图。
[0023]图5为实施例一中电源模块的电路图。
[0024]图6为本技术实施例二的原理框图。
[0025]图7为实施例二中时钟信号模块的电路图。
[0026]图8为实施例二中主时钟信号电路的原理图。
[0027]附图标记：1、控制模块；2、时钟信号模块；3、信号输出模块；31、第一字时钟信号电路；32、第二字时钟信号电路；33、主时钟信号电路；4、电源模块。
具体实施方式
[0028]以下结合附图对本技术作进一步详细说明。
[0029]实本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高性能字时钟信号发生装置，包括有装置本体，其特征在于：所述装置本体包括有控制模块(1)、时钟信号模块(2)、信号输出模块(3)和电源模块(4)，控制模块(1)包括有控制芯片U1以及与控制芯片U1相适配的控制电路，控制芯片U1设置为STM32F103C8T6型单片机，控制芯片U1分别与时钟信号模块(2)和信号输出模块(3)相互电性连接，时钟信号模块(2)包括有时钟芯片U2以及与时钟芯片U2相适配的时钟电路，时钟芯片U2设置为LMK03328型超低噪声时钟发生器，信号输出模块(3)包括有结构相同的第一字时钟信号电路(31)和第二字时钟信号电路(32)，第一字时钟信号电路(31)和第二字时钟信号电路(32)均与时钟芯片U2相互电性连接，第一字时钟信号电路(31)包括有用于降频的分频器芯片U3以及与分配器芯片U3相适配的字时钟信号接口P1、P2、P3，时钟芯片U2产生的字时钟信号通过字时钟接口P1、P2、P3进行输出，分频器芯片U3选用LMK01010型。2.根据权利要求1所述的一种高性能字时钟信号发生装置，其特征在于：所述第一字时钟信号电路(31)上还设置有相互电性连接的第一缓冲芯片U4和第二缓冲芯片U5，第一缓冲芯片U4和第二缓冲芯片U5分别选用LMK00804型时钟扇出缓冲器和MC74VHC1G125DFT1型缓冲器。3.根据权利要求2所述的一种高性能字时钟信号发生装置，其特征在于...

【专利技术属性】
技术研发人员：高俊岩，
申请(专利权)人：温州伶音电子科技有限公司，
类型：新型
国别省市：