一种10M高精度低抖动的基准时钟制造技术

技术编号:32982315 阅读:65 留言:0更新日期:2022-04-09 12:26
本实用新型专利技术公开了一种10M高精度低抖动的基准时钟,其技术方案要点包括有本体,所述本体包括有相互电性连接的控制模块、时钟模块、输出模块以及电源模块,控制模块包括有控制芯片U1以及与控制芯片U1相适配的控制电路,时钟模块包括有时钟信号芯片U2以及与时钟信号芯片U2相适配的时钟电路,输出模块包括有与时钟信号芯片U2电性连接的第一输出电路、第二输出电路和第三输出电路,第一输出电路包括有四个LVPECL输出端口,第二输出电路和第三输出电路均设置有三个BNC输出端口,时钟模块中时钟信号芯片U2产生时钟信号通过输出模块中的LVPECL输出端口和BNC输出端口进行输出。本实用新型专利技术具有结构简单、信号稳定性好、抖动少,且能满足多路设备同时使用的效果。能满足多路设备同时使用的效果。能满足多路设备同时使用的效果。

【技术实现步骤摘要】
一种10M高精度低抖动的基准时钟


[0001]本技术涉及时钟
,具体涉及一种10M高精度低抖动的基准时钟。

技术介绍

[0002]在数字同步网中,高稳定度的基准时钟是全网的最高级时钟源。符合基准时钟指标的基准时钟源可以是铯原子钟组和美国卫星全球定位系统(GPS)。
[0003]目前以10M的基准时钟作为基准的设备使用非常广泛,基准时钟可以进行整体系统校准和异地校准,具有长期稳定的优势,如GPS的10M基准钟、原子钟。但是由于电路结构复杂和采用的器件性能不足,导致普遍的短期稳定性和抖动性能不是特别理想,同时基准时钟的输出端口较少且都是简单采用单端BNC接口,导致了用户在需要较高性能及数量的时钟信号时,无法得到满足。

技术实现思路

[0004]针对现有技术存在的不足,本技术在于提供一种10M高精度低抖动的基准时钟,具有结构简单、信号稳定性好、抖动少,且能满足多路设备同时使用的效果。
[0005]为实现上述目的,本技术提供了如下技术方案:一种10M高精度低抖动的基准时钟,包括有本体,所述本体包括有相互电性连接的控制模块、时钟模块、输出模块以及电源模块,控制模块包括有控制芯片U1以及与控制芯片U1相适配的控制电路,时钟模块包括有时钟信号芯片U2以及与时钟信号芯片U2相适配的时钟电路,输出模块包括有与时钟信号芯片U2电性连接的第一输出电路、第二输出电路和第三输出电路,第一输出电路包括有四个LVPECL输出端口,第二输出电路和第三输出电路均设置有三个BNC输出端口,时钟模块中时钟信号芯片U2产生时钟信号通过输出模块中的LVPECL输出端口和BNC输出端口进行输出,时钟信号芯片U2选用LMK03318型超低抖动时钟发生器。
[0006]通过采用上述技术方案,控制模块中的控制芯片U1控制时钟模块中的时钟信号芯片U2产生时钟信号并通过输出模块中的LVPECL输出端口和BNC输出端口进行信号输出,时钟信号芯片U2选用LMK03318型超低抖动时钟发生器能在产生更加稳定的时钟信号,LVPECL输出端口能比常用的BNC输出端口产生更小的抖动,以提高输出时钟信号的稳定性。
[0007]本技术进一步设置为:所述控制芯片U1选用STM32F103C8T6型单片机。
[0008]通过采用上述技术方案,控制芯片U1选用STM32F103C8T6型单片机具有功耗低、运算速度快的特点,便于对本体整体进行控制。
[0009]本技术进一步设置为:所述第一输出电路设置有与所述时钟信号芯片U2电性连接的第一缓冲芯片U3,第一缓冲芯片U3与所述的四个LVPECL输出端口相互电性连接,第一缓冲芯片U3选用LMK00725型时钟扇出缓冲器。
[0010]通过采用上述技术方案,第一输出电路通过第一缓冲芯片U3将时钟信号芯片U2产生的时钟信号通过LVPECL输出端口进行输出,第一缓冲芯片U3能提高输出时钟信号的稳定性。
[0011]本技术进一步设置为:所述第二输出电路和第三输出电路分别设置有与所述时钟信号芯片电性连接的第二缓冲芯片U4、U5,第二缓冲芯片U4、U5均选用LMK00804型时钟扇出缓冲器,第二输出电路和第三输出电路均设置有若干与所述BNC输出端口相适配的第三缓冲芯片,第三缓冲芯片选用MC74VHC1G125DFT1型缓冲器。
[0012]通过采用上述技术方案,第二输出电路和第三输出电路通过第二缓冲芯片U4、U5和第三缓冲芯片将时钟信号芯片U2产生的时钟信号通过BNC输出端口进行输出,第二缓冲芯片U4、U5和第三缓冲芯片能提高驱动能力从而提高输出时钟信号的稳定性。
[0013]本技术进一步设置为:所述电源模块的输入端和输出端分别设置为5V供电电压VCC和3.3V工作电压VDD,工作电压VDD分别与所述的控制芯片U1、时钟信号芯片U2、第一缓冲芯片U3、第二缓冲芯片U4、U5和第三缓冲器相互电性连接。
[0014]通过采用上述技术方案,电源模块将5V直流电源的供电电压VCC稳压后输出3.3V的供电电压VDD,3.3V的供电电压VDD为控制芯片U1、时钟信号芯片U2、第一缓冲芯片U3、第二缓冲芯片U4、U5和第三缓冲器进行供电,以保证正常工作。
[0015]本技术进一步设置为:所述电源模块包括有两个相互并联的稳压电路,且稳压电路上有设置有五个并联的稳压芯片,稳压芯片选用LM317

3.3型稳压器,电源模块上还设置有若干相适配的滤波电容。
[0016]通过采用上述技术方案,稳压电路通过稳压芯片将供电电压VCC进行稳压,以后控制模块、时钟模块和输出模块可以使用稳定的工作电压VDD,防止工作电压VDD不稳定而影响输出信号的稳定性,滤波电容进行滤波提高工作电压VDD的稳定性。
[0017]本技术进一步设置为:所述时钟信号芯片U2还连接有外部基准接口P1,外部基准接口P1与10M时钟信号的GPS或原子钟相连接,时钟信号芯片U2与外部基准接口P1之间设置有切换开关J3。
[0018]通过采用上述技术方案,增加GPS或原子钟的外部基准,使得内部基准与外部基准进行校准,避免内部误差造成输出信号产生偏差,提高稳定性和精准度,切换开关J3控制是否接入外部基准。
[0019]本技术进一步设置为:所述时钟模块还设置有与时钟信号芯片U2相适配的恒温结构,时钟信号芯片U2位于恒温结构内部,恒温结构设置为恒温箱,且恒温箱上设置有温度传感器和散热风扇。
[0020]通过采用上述技术方案,恒温结构的设置能避免外界温度的变化影响时钟信号芯片U2的正常工作,保证时钟信号的稳定性。
[0021]本技术进一步设置为:所述本体还包括有显示模块,显示模块包括有与所述控制芯片U1相互电性连接的OLED屏。
[0022]通过采用上述技术方案,显示模块通过OLED屏与控制芯片U1电性连接,便于数据信息进行显示与交互。
[0023]综上所述,本技术具有以下有益效果:
[0024]1、通过控制模块中的控制芯片U1控制时钟模块中的时钟信号芯片U2产生时钟信号并通过输出模块中的LVPECL输出端口和BNC输出端口进行信号输出,时钟信号芯片U2选用LMK03318型超低抖动时钟发生器能在产生更加稳定的时钟信号,LVPECL输出端口能比常用的BNC输出端口产生更小的抖动,以提高输出时钟信号的稳定性;
[0025]2、通过采用上述技术方案,增加GPS或原子钟的外部基准,使得内部基准与外部基准进行校准,避免内部误差造成输出信号产生偏差,提高稳定性和精准度,切换开关J3控制是否接入外部基准。
附图说明
[0026]图1为本技术实施例一的原理框图。
[0027]图2为本技术实施例一中控制模块的电路图。
[0028]图3为本技术实施例一中时钟模块的电路图。
[0029]图4为本技术实施例一中第一输出电路的电路图。
[0030]图5为本实用新本文档来自技高网
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【技术保护点】

【技术特征摘要】
1.一种10M高精度低抖动的基准时钟,包括有本体,其特征在于:所述本体包括有相互电性连接的控制模块(1)、时钟模块(2)、输出模块(3)以及电源模块(4),控制模块(1)包括有控制芯片U1以及与控制芯片U1相适配的控制电路,时钟模块(2)包括有时钟信号芯片U2以及与时钟信号芯片U2相适配的时钟电路,输出模块(3)包括有与时钟信号芯片U2电性连接的第一输出电路(31)、第二输出电路(32)和第三输出电路(33),第一输出电路(31)包括有四个LVPECL输出端口(311),第二输出电路(32)和第三输出电路(33)均设置有三个BNC输出端口(321),时钟模块(2)中时钟信号芯片U2产生时钟信号通过输出模块(3)中的LVPECL输出端口(311)和BNC输出端口(321)进行输出,时钟信号芯片U2选用LMK03318型超低抖动时钟发生器。2.根据权利要求1所述的一种10M高精度低抖动的基准时钟,其特征在于:所述控制芯片U1选用STM32F103C8T6型单片机。3.根据权利要求2所述的一种10M高精度低抖动的基准时钟,其特征在于:所述第一输出电路(31)设置有与所述时钟信号芯片U2电性连接的第一缓冲芯片U3,第一缓冲芯片U3与所述的四个LVPECL输出端口(311)相互电性连接,第一缓冲芯片U3选用LMK00725型时钟扇出缓冲器。4.根据权利要求3所述的一种10M高精度低抖动的基准时钟,其特征在于:所述第二输出电路(32)和第三输出电路(33)分别设置有与所述时钟信号芯片电性连接的第二缓冲芯片U4、U5,第二缓冲芯片U4、U5均选用LMK00804型时钟扇出缓冲...

【专利技术属性】
技术研发人员:高俊岩
申请(专利权)人:温州伶音电子科技有限公司
类型:新型
国别省市:

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