基于FPGA的千兆GMII数据传输方法和装置制造方法及图纸

本发明专利技术提供一种基于FPGA的千兆GMII数据传输方法和装置，具体包括：Tri

【技术实现步骤摘要】
基于FPGA的千兆GMII数据传输方法和装置


[0001]本专利技术涉及以太网数据传输接口
，特别是涉及一种千兆GMII数据传输方法和装置。

技术介绍

[0002]现代社会对用车需求的变化，辅助驾驶、自动驾驶以及无人驾驶技术的发展使得装配较多的传感器增加带宽的需求，传统总线已经无法满足汽车新技术的发展。需要发展高速千兆车载以太网作为骨干网络，但是车载网络较为复杂，除了骨干网络需要传输高流量数据外，基于域控制下的ECU，如雷达数据、车身控制等并不需要如此大的带宽。当用以太网测试工具对不同网络进行测试时，针对不同带宽，需要配置不同传输速率的测试工具，如10M、100M，1000M，需要设置三种不同速率的测试工具，这样会导致高成本。现有技术中，采用一种可行的方式在1000M的GMII传输接口时，同时设计兼容10M、100M的功能，如图1所示。GMII接口的数据速率可达1000Mbps，其时钟频率为125MHz，单向数据位宽8bits。GMII向下兼容MII，可以像MII一样工作在100Mbps和10Mbps的数据速率。发送端包括两个时钟信号GTXCLK和TXCLK，当设备工作于1000Mbps模式时，TXD,TXEN,TXER是与GTXCLK(125MHz)同步的，而在10/100Mbps工作模式时，以上数据信号是同步于由PHY提供的TXCLK的，其中100Mbps时是25MHz，10Mbps时是2.5MHz。接收端时钟只有一个时钟信号RXCLK，它是从接收数据中恢复的时钟。因此MAC在不同工作模式(10/100/1000Mbps)下需要使用不同的时钟速率(2.5/25/125M)，一方面，多组时钟的来回切换系统资源的调用开通，一方面，增加硬件成本，特别是FPGA芯片中，所需要的逻辑资源开销较大。同时，在不同的时钟切换后，对于100M或10M的数据传输时，数据信号线在后四位始终不传输数据，造成资源浪费。

技术实现思路

[0003]基于现有技术中存在的缺陷，本专利技术提供一种基于FPGA的千兆GMII数据传输方法，至少包括：
[0004]Tri
‑
MAC端通过MDIO信号线读取PHY中的预设寄存器数据确定当前通信速率，生成速率模式信号MODE给GMII接口数据传输装置；
[0005]GMII接口数据传输装置设有关键信号clk_en，用于根据获取的MODE信号，在经过预设次数gtx_clk的时钟周内产生逻辑1，其余时间为逻辑0。
[0006]一种基于FPGA的千兆GMII数据传输方法，进一步可选的，GMII接口数据传输装置设有用于发送数据和/或控制信号的异异步发送FIFO；
[0007]当Tri
‑
MAC端有效信号Tx_en为1时，将数据Txd[7:0],Tx_en,Tx_er组合成10bit数据存入FIFO；
[0008]读取时将10bit数据进行拆分。
[0009]一种基于FPGA的千兆GMII数据传输方法，进一步可选的，GMII接口数据传输装置设有用于接收数据和/或控制信号的异异步接收FIFO；
[0010]当Tri
‑
MAC端有效信号Rx_dv为1时，将数据Rxd[7:0],Rx_dv,Rx_er组合成10bit数据存入FIFO；
[0011]读取时将10bit数据进行拆分。
[0012]一种基于FPGA的千兆GMII数据传输方法，进一步可选的，当速率模式信号MODE为1000M模式时，clk_en始终为1；
[0013]当速率模式信号MODE为100M模式时，clk_en每10个gtx_clk(125M)时钟周期产生一次逻辑1，其余时间为逻辑0；
[0014]当速率模式信号MODE为10M模式时，clk_en每100个gtx_clk 125M时钟周期产生一次逻辑1，其余时间为逻辑0。
[0015]一种基于FPGA的千兆GMII数据传输方法，进一步可选的，GMII发送端信号用于与千兆以太网PHY进行发送数据通信，至少包括：
[0016]gtx_clk时钟信号,Txd[0
‑
7]数据信号,Tx_en控制信号,Tx_er控制信号；
[0017]GMII接收端信号用于与千兆以太网PHY进行接收数据通信至少包括：Rx_clk时钟,Rxd[0
‑
7]数据信号,Rx_dv信号,Rx_er信号。
[0018]一种基于FPGA的千兆GMII数据传输方法，进一步可选的，处于Tri
‑
MAC端与GMII之间的信号至少包括：
[0019]发送端：TXD[0
‑
7]数据信号，TXEN信号,TXER信号；
[0020]接收端：RXD[0
‑
7]数据信号,Rx_dv信号,Rx_er信号；
[0021]clk_en信号；
[0022]GMII配置信号，用于连接于千兆以太网PHY与Tri
‑
MAC，用于获取当前通信速率。
[0023]一种基于FPGA的千兆GMII数据传输装置，至少包括：GMII数据传输装置用于连接千兆以太网PHY芯片和Tri
‑
MAC芯片，用于数据发送与接收；
[0024]GMII数据传输装置至少包括：选通器、异步接收FIFO、异步发送FIFO、关键信号控制器；
[0025]关键信号控制器与异步接收FIFO和异步发送FIFO相连接；
[0026]选通器与异步发送FIFO相连接；
[0027]关键信号控制器获取当前生成速率模式信号MODE，在经过预设次数gtx_clk的时钟周期内产生逻辑1，其余时间为逻辑0，用于控制Tri
‑
MAC与千兆以太网PHY芯片的传输速率。
[0028]一种基于FPGA的千兆GMII数据传输装置，进一步可选的，当速率模式信号MODE为1000M模式时，clk_en始终为1；
[0029]当速率模式信号MODE为100M模式时，clk_en每10个gtx_clk(125M)时钟周期产生一次逻辑1，其余时间为逻辑0；
[0030]当速率模式信号MODE为10M模式时，clk_en每100个gtx_clk 125M时钟周期产生一次逻辑1，其余时间为逻辑0。
[0031]一种基于FPGA的千兆GMII数据传输装置，进一步可选的，GMII发送端信号用于与千兆以太网PHY进行发送数据通信，至少包括：
[0032]Gtx_clk时钟信号,Txd[0
‑
7]数据信号,Tx_en控制信号,Tx_er控制信号；
[0033]GMII接收端信号用于与千兆以太网PHY进行接收数据通信至少包括：Rx_clk时钟,
Rxd[0
‑
7]数据信号,Rx_dv信号,Rx_er信号。
[0034]一种基于FPGA的千兆GMII数据传输装置，进一步可选的，当Tri
‑
...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的千兆GMII数据传输方法，其特征在于，至少包括：Tri
‑
MAC端通过MDIO信号线读取PHY中的预设寄存器数据确定当前通信速率，生成速率模式信号MODE给GMII接口数据传输装置；GMII接口数据传输装置设有关键信号clk_en，用于根据获取的MODE信号，在经过预设次数gtx_clk的时钟周内产生逻辑1，其余时间为逻辑0。2.如权利要求1所述一种基于FPGA的千兆GMII数据传输方法，其特征在于，GMII接口数据传输装置设有用于发送数据和/或控制信号的异步发送FIFO；当Tri
‑
MAC端有效信号Tx_en为1时，将数据Txd[7:0],Tx_en,Tx_er组合成10bit数据存入FIFO；读取时将10bit数据进行拆分。3.如权利要求1所述一种基于FPGA的千兆GMII数据传输方法，其特征在于，GMII接口数据传输装置设有用于接收数据和/或控制信号的异步接收FIFO；当Tri
‑
MAC端有效信号Rx_dv为1时，将数据Rxd[7:0],Rx_dv,Rx_er组合成10bit数据存入FIFO；读取时将10bit数据进行拆分。4.如权利要求1所述一种基于FPGA的千兆GMII数据传输方法，其特征在于，当速率模式信号MODE为1000M模式时，clk_en始终为1；当速率模式信号MODE为100M模式时，clk_en每10个gtx_clk(125M)时钟周期产生一次逻辑1，其余时间为逻辑0；当速率模式信号MODE为10M模式时，clk_en每100个gtx_clk 125M时钟周期产生一次逻辑1，其余时间为逻辑0。5.如权利要求1所述一种基于FPGA的千兆GMII数据传输方法，其特征在于，GMII发送端信号用于与千兆以太网PHY进行发送数据通信，至少包括：gtx_clk时钟信号,Txd[0
‑
7]数据信号,Tx_en控制信号,Tx_er控制信号；GMII接收端信号用于与千兆以太网PHY进行接收数据通信，至少包括：Rx_clk时钟,Rxd[0
‑
7]数据信号,Rx_dv信号,Rx_er信号。6.如权利要求1所述一种基于FPGA的千兆GMII数据传输方法，其特征在于，处于Tri
‑
MAC端与GMII之间的信号至少包括：发送端：TXD[0
‑
7]数据信号，TXEN信号,...

【专利技术属性】
技术研发人员：肖文平，黄飞，冉刚，
申请(专利权)人：上海赫千电子科技有限公司，
类型：发明
国别省市：