过压保护电路及装置制造方法及图纸

本发明专利技术提供了一种过压保护电路及装置，该电路包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管以及电平转化电路；当该外部信号端的电压高于该目标芯片的承载电压时，该电平转化电路输出预设电压；该预设电压与该外部信号端的电压存在压差，控制该第五PMOS管和该第六PMOS管导通，该第二PMOS管和该第四PMOS管关闭，以实现该目标芯片的过压保护。该电路只通过单一种类的耐高压PMOS管就可以实现芯片的过压保护，从而降低对NMOS器件的工艺的依赖。对NMOS器件的工艺的依赖。对NMOS器件的工艺的依赖。

【技术实现步骤摘要】
过压保护电路及装置


[0001]本专利技术涉及芯片
，尤其是涉及一种过压保护电路及装置。

技术介绍

[0002]芯片在使用过程中经常会因操作不当或芯片的接口信号、电源异常等情况造成芯片IO端过压或者过流造成芯片损坏，为此对可靠性有极高要求的应用领域中，就必要采取措施，以实现芯片在异常情况下自我保护，避免失效。
[0003]一般用于芯片输出端过压保护的电路采用双高压PMOS和NMOS加双高压NMOS组成的传输门结构。当外部信号过压时，检测电路会产生关断信号，关闭传输门，从而实现过压保护。该结构的PMOS、NMOS均需要满足高耐压的要求。其中，该NMOS器件不但要耐高压，而且又要同时与芯片衬底充分隔离，所以现有的过压保护电路对NMOS器件的工艺的有很高的依赖。

技术实现思路

[0004]本专利技术的目的在于提供一种过压保护电路及装置，只通过单一种类的耐高压PMOS管就可以实现芯片的过压保护，从而降低对NMOS器件的工艺的依赖。
[0005]第一方面，本专利技术实施例提供了一种过压保护电路，其中，该电路包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管以及电平转化电路；该第一PMOS管的源极与目标芯片的外部信号端相连；该第一PMOS管的漏极与该第二PMOS管的源极相连；该第一PMOS管的栅极与该第三PMOS管的漏极相连；该第二PMOS管的漏极与目标芯片内部信号端相连；该第二PMOS管的栅极与该第三PMOS管的漏极相连；该第三PMOS管的源极与该第四PMOS管的漏极相连；该第三PMOS管的栅极与该第六PMOS管的源极相连；该第四PMOS管的栅极与该第六PMOS管的源极相连；该第五PMOS管的栅极与该第六PMOS管的栅极与该电平转化电路相连；当该外部信号端的电压高于该目标芯片的承载电压时，该电平转化电路输出预设电压；该预设电压与该外部信号端的电压存在压差，控制该第五PMOS管和该第六PMOS管导通，该第二PMOS管和该第四PMOS管关闭，以实现该目标芯片的过压保护。
[0006]结合第一方面，本专利技术实施例提供了第一方面的第一种可能的实施方式，其中，该电平转化电路包括：NMOS管、钳位二极管和第一电阻；该NMOS管的栅极连接外设的报警电路；该NMOS管的源极接地；该NMOS管的漏极连接该第一电阻；该第一电阻连接该钳位二极管的正极；该钳位二极管的负极与该外部信号端相连；当该外部信号端的电压高于该目标芯片的承载电压范围时，该外设的报警电路输出该NMOS管的导通信号；该NMOS管导通，该钳位二极管的正极输出该预设电压。
[0007]结合第一方面的第一种可能的实施方式，本专利技术实施例提供了第一方面的第二种可能的实施方式，其中，该钳位二极管的类型为：齐纳二极管。
[0008]结合第一方面的第一种可能的实施方式，本专利技术实施例提供了第一方面的第三种可能的实施方式，其中，该电平转化电路还包括：第二电阻；该第二电阻与该钳位二极管并
联；该第二电阻用于对该钳位二极管进行分流。
[0009]结合第一方面的第三种可能的实施方式，本专利技术实施例提供了第一方面的第四种可能的实施方式，其中，如果该钳位二极管的反向击穿电压为VB，该预设电压的值为该外部信号端的电压与该反向击穿电压的差值。
[0010]结合第一方面，本专利技术实施例提供了第一方面的第五种可能的实施方式，其中，该目标芯片的承载电压范围为CMOS电平范围。
[0011]第二方面，本专利技术实施例提供了一种过压保护装置，其中，该装置包括第一方面至第一方面的第五种可能的实施方式中任一项该过压保护电路；该装置还包括：负压泵；该负压泵的第一管脚与该第四PMOS管的源极以及该第三PMOS管的栅极相连；该负压泵的第二管脚接地；该负压泵用于在该目标芯片正常工作时，产生负电位；第一PMOS管和该第二PMOS管导通，将该芯片产生的CMOS电平传输到该外部信号端。
[0012]结合第二方面，本专利技术实施例提供了第二方面的第一种可能的实施方式，其中，当该外部信号端的电压高于该目标芯片的承载电压时，将该负压泵关闭。
[0013]结合第二方面，本专利技术实施例提供了第二方面的第二种可能的实施方式，其中，当该外部信号端的电压低于该目标芯片的工作电平时，将该负压泵关闭。
[0014]结合第二方面，本专利技术实施例提供了第二方面的第三种可能的实施方式，其中，该装置还包括：第三电阻；该负压泵的一端通过该第三电阻与该第三PMOS管的栅极相连；该第三电阻用于对第三PMOS管的栅极电压进行分压。
[0015]本专利技术实施例带来了以下有益效果：
[0016]本专利技术实施例提供的过压保护电路及装置，该电路包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管以及电平转化电路；该第一PMOS管的源极与目标芯片的外部信号端相连；该第一PMOS管的漏极与该第二PMOS管的源极相连；该第一PMOS管的栅极与该第三PMOS管的漏极相连；该第二PMOS管的漏极与目标芯片内部信号端相连；该第二PMOS管的栅极与该第三PMOS管的漏极相连；该第三PMOS管的源极与该第四PMOS管的漏极相连；该第三PMOS管的栅极与该第六PMOS管的源极相连；该第四PMOS管的栅极与该第六PMOS管的源极相连；该第五PMOS管的栅极与该第六PMOS管的栅极与该电平转化电路相连；当该外部信号端的电压高于该目标芯片的承载电压时，该电平转化电路输出预设电压；该预设电压与该外部信号端的电压存在压差，控制该第五PMOS管和该第六PMOS管导通，该第二PMOS管和该第四PMOS管关闭，以实现该目标芯片的过压保护。该电路只通过单一种类的耐高压PMOS管就可以实现芯片的过压保护，从而降低对NMOS器件的工艺的依赖。
[0017]本实施例公开的其他特征和优点将在随后的说明书中阐述，或者，部分特征和优点可以从说明书推知或毫无疑义地确定，或者通过实施本公开的上述技术即可得知。
[0018]为使本公开的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
[0019]为了更清楚地说明本专利技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前
提下，还可以根据这些附图获得其他的附图。
[0020]图1为本专利技术实施例提供的一种传统过压保护电路结构示意图；
[0021]图2为本专利技术实施例提供的一种过压保护电路结构示意图；
[0022]图3为本专利技术实施例提供的一种电平转化电路结构示意图；
[0023]图4为本专利技术实施例提供的一种过压保护装置结构示意图。
[0024]图标：101
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第一PMOS管；102
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第二PMOS管；103
‑...

【技术保护点】

【技术特征摘要】
1.一种过压保护电路，其特征在于，所述电路包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管以及电平转化电路；所述第一PMOS管的源极与目标芯片的外部信号端相连；所述第一PMOS管的漏极与所述第二PMOS管的源极相连；所述第一PMOS管的栅极与所述第三PMOS管的漏极相连；所述第二PMOS管的漏极与目标芯片内部信号端相连；所述第二PMOS管的栅极与所述第三PMOS管的漏极相连；所述第三PMOS管的源极与所述第四PMOS管的漏极相连；所述第三PMOS管的栅极与所述第六PMOS管的源极相连；所述第四PMOS管的栅极与所述第六PMOS管的源极相连；所述第五PMOS管的栅极与所述第六PMOS管的栅极与所述电平转化电路相连；当所述外部信号端的电压高于所述目标芯片的承载电压时，所述电平转化电路输出预设电压；所述预设电压与所述外部信号端的电压存在压差，控制所述第五PMOS管和所述第六PMOS管导通，所述第二PMOS管和所述第四PMOS管关闭，以实现所述目标芯片的过压保护。2.根据权利要求1所述的过压保护电路，其特征在于，所述电平转化电路包括：NMOS管、钳位二极管和第一电阻；所述NMOS管的栅极连接外设的报警电路；所述NMOS管的源极接地；所述NMOS管的漏极连接所述第一电阻；所述第一电阻连接所述钳位二极管的正极；所述钳位二极管的负极与所述外部信号端相连；当所述外部信号端的电压高于所述目标芯片的承载电压范围时，所述外设的报警电路输出所述NMOS管的导通信号；所述NMOS管导通，所述钳位...

【专利技术属性】
技术研发人员：刘明，薛珂，李曙光，
申请(专利权)人：南京英锐创电子科技有限公司，
类型：发明
国别省市：