一种抗静电释放冲击的异质结半导体器件制造技术

一种抗静电释放冲击的异质结半导体器件，结构包括：衬底，缓冲层，沟道层，钝化层，隔离介质层，有源工作区，自保护区和电阻区；自保护区包括：第一导电类型Ⅰ阱区、第一导电类型Ⅱ阱区及第二导电类型阱区；电阻区包括：与自保护区的第二导电类型阱区接触的连接金属，金属源电极与连接金属之间的呈现弯曲形状的势垒条层；自保护区与有源工作区通过隔离介质层隔离。本发明专利技术通过电阻区电子沟道产生的压降开启自保护区的三极管泄流路径，一方面，自保护区的三极管泄流能力强且不发生闩锁，另一方面，呈现弯曲形状的势垒条层相当于增加了栅源之间的电阻，既可以降低器件漏电，又可以通过改变其电阻值调节触发电压。电阻值调节触发电压。电阻值调节触发电压。

【技术实现步骤摘要】
一种抗静电释放冲击的异质结半导体器件


[0001]本专利技术属于集成电路的静电释放防护领域，具体而言是一种抗静电释放冲击的异质结半导体器件。

技术介绍

[0002]第三代半导体，又称为宽禁带半导体，具有禁带宽度大、高击穿电场、高电子迁移率以及高热导率等特性。宽禁带半导体器件中，异质结半导体器件具有突出的电学特性，在高频、高功率和高温等方面有着巨大的应用前景。传统异质结半导体器件结构如图1所示，包括：衬底，缓冲层，沟道层，势垒层，钝化层；沟道层和势垒层接触形成的电子沟道层，沟道层上的第一金属电极、第三金属电极，势垒层上的第二金属电极。
[0003]静电释放(Electro
‑
Static Discharge，简称ESD)是指两个具有不同电势的物体间的静电电荷传输。据调查，导致集成电路功能失效的诸多原因中，ESD已成为最常见原因之一，全球每年因ESD对电子产品所造成的损失高达百亿美金之多。因此，半导体器件的ESD防护设计不可忽视。对异质结半导体器件的现有ESD测试表明，异质结半导体器件也易受ESD的危害。随着第三代半导体正在被大量研发和应用，异质结半导体器件的ESD防护设计越发重要。
[0004]对于传统半导体器件的ESD防护，主要采用的技术方法有二极管、栅接地NMOS管(GGNMOS)、可控硅(SCR)防护结构等，但这些方法在异质结半导体器件上设计难度较大、集成度较低、ESD防护效果不理想、实现成本较高，且易发生闩锁效应造成器件烧毁。现有的异质结半导体器件的ESD防护方法大部分是通过外部保护电路实现，这增加了器件寄生电感，增大了器件在应用中由于外部寄生电感带来的不利影响；少部分集成在器件内部的方法工艺兼容性差，实现成本大。因此，设计一种内部集成的工艺兼容的抗静电释放冲击的异质结半导体器件，在降低外围电路引入的寄生问题、提高系统可靠性方面、降低防护实现成本具有重要意义。

技术实现思路

[0005]针对异质结半导体在实际应用过程中，会遭受静电释放(ESD)和电过应力(EOS)冲击，使器件性能严重退化甚至损坏的问题，本专利技术提供一种能够提高抗静电释放能力的抗静电释放冲击的异质结半导体器件。
[0006]本专利技术采用的技术方案如下：
[0007]一种抗静电释放冲击的异质结半导体器件，包括：衬底，在衬底上自下而上层叠设有缓冲层和沟道层，在沟道层上设有有源工作区，所述有源工作区包括设在沟道层上势垒层、金属漏电极和金属源电极，并且，在势垒层与所述沟道层之间形成异质结沟道，在势垒层上设有钝化层，在钝化层上设有金属栅电极，在沟道层上还设有自保护区，自保护区与所述有源工作区由隔离介质层隔离，所述自保护区包括设在沟道层上的第一导电类型Ⅰ阱区、第一导电类型Ⅱ阱区及第二导电类型阱区且第一导电类型Ⅰ阱区、第一导电类型Ⅱ阱区分
别位于第二导电类型阱区的两侧，所述金属漏电极与第一导电类型Ⅰ阱区连接，所述金属源电极与第一导电类型Ⅱ阱区连接，所述金属源电极通过电阻与第二导电类型阱区连接。
[0008]与现有技术相比，本专利技术具有如下有益效果：
[0009](1)抗静电释放能力显著提高。本专利技术一种抗静电释放冲击的异质结半导体器件，如图3所示，其中左图为器件的俯视图、右图为其等效电路图；本专利技术器件在传统异质结半导体器件基础上引入一条电流泄放路径和一个电阻区。当器件两端受到大电流与高电压冲击时，电阻区电子沟道产生的压降开启自保护区的三极管泄流路径。
[0010](2)无寄生闩锁效应。闩锁效应是功率器件亟待解决的可靠性问题之一，ESD防护中会利用寄生的PNPN实现电流泄放，这使得ESD防护器件设计易受闩锁限制。本专利技术自保护区通过隔离介质层进行隔离，在异质结半导体上形成的三极管无闩锁，提高了器件的抗静电释放冲击的鲁棒性。
[0011](3)栅极泄漏电流降低。本专利技术的有源工作区中，金属源电极与连接金属之间的呈现弯曲形状的势垒条层相当于增加了栅源之间的电阻，降低了栅漏间的电势差，有效减少了器件栅源间漏电。另一方面，有源工作区与自保护区除了共用的金属电极外其余部分通过隔离介质层相互隔离，减少了器件漏电。
[0012](4)集成度高，减少寄生电感。相比于外部集成，本专利技术将静电释放保护设计集成在器件内部，减少了金属互联，降低了寄生电感，减少器件在应用中由于外部寄生电感带来的不利影响，使得器件具有更好的开关特性。
[0013](5)触发电压可调，ESD防护应用场景更大。不同的器件工作电压范围不同，器件的ESD防护所需要的触发电压也不一样。本专利技术通过改变电阻区的“S型”势垒层的电阻阻值对器件的触发电压进行调控，可解决三极管触发电压过高的问题且有更广阔的应用场景。
[0014](6)本专利技术的抗静电释放冲击的异质结半导体器件制备方法与现有工艺相兼容，以较低的成本提高器件的抗静电释放冲击性能。
附图说明
[0015]图1为传统异质结半导体器件结构示意图；
[0016]图2为本专利技术提出的具有抗静电释放冲击的异质结半导体器件结构示意图；
[0017]图3为本专利技术器件的俯视图和简易等效电路示意图；
[0018]图4为本专利技术器件附图2中a
‑
a'剖面图；
[0019]图5为本专利技术器件附图2中b
‑
b'剖面图；
[0020]图6为本专利技术器件与传统异质结半导体器件ESD回滞曲线仿真对比图；
[0021]图7为本专利技术实施例2提出的具有抗静电释放冲击的异质结半导体器件。
具体实施方式
[0022]下面结合附图和具体实施方式对本专利技术作进一步详细说明。
[0023]一种抗静电释放冲击的异质结半导体器件，包括：衬底1，在衬底1上自下而上层叠设有缓冲层2和沟道层3，在沟道层3上设有有源工作区A，所述有源工作区A包括设在沟道层3上势垒层4、金属漏电极5和金属源电极6，并且，势垒层4与所述沟道层3接触形成异质结沟道3a，所形成异质结沟道3a电子迁移率高，在势垒层4上设有钝化层9，在钝化层9上设有金
属栅电极7，在沟道层3上还设有自保护区B，自保护区B与所述有源工作区A由隔离介质层13隔离，所述自保护区B包括设在沟道层3上的第一导电类型Ⅰ阱区10、第一导电类型Ⅱ阱区12及第二导电类型阱区11且第一导电类型Ⅰ阱区10、第一导电类型Ⅱ阱区12分别位于第二导电类型阱区11的两侧，所述金属漏电极5与第一导电类型Ⅰ阱区10连接，所述金属源电极6与第一导电类型Ⅱ阱区12连接，所述金属源电极6通过电阻与第二导电类型阱区11连接，其中，第一导电类型Ⅱ阱区12的掺杂浓度大于第一导电类型Ⅰ阱区10的掺杂浓度。
[0024]在本实施例中，以下两个方案是连接所述金属源电极6与第二导电类型阱区11的电阻的两个实施例：
[0025]1.所述电阻采用设在所述沟道层3上表面的电阻区A'，所述电阻区A'包括：设在所述沟道层3上表面的连接金属8及呈现弯曲形状的势垒条层41，势垒条层41与沟道层3接触形成异质结沟道3a本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种抗静电释放冲击的异质结半导体器件，包括：衬底(1)，在衬底(1)上自下而上层叠设有缓冲层(2)和沟道层(3)，在沟道层(3)上设有有源工作区(A)，所述有源工作区(A)包括设在沟道层(3)上势垒层(4)、金属漏电极(5)和金属源电极(6)，并且，势垒层(4)与所述沟道层(3)接触形成异质结沟道(3a)，在势垒层(4)上设有钝化层(9)，在钝化层(9)上设有金属栅电极(7)，其特征在于，在沟道层(3)上还设有自保护区(B)，自保护区(B)与所述有源工作区(A)由隔离介质层(13)隔离，所述自保护区(B)包括设在沟道层(3)上的第一导电类型Ⅰ阱区(10)、第一导电类型Ⅱ阱区(12)及第二导电类型阱区(11)且第一导电类型Ⅰ阱区(10)、第一导电类型Ⅱ阱区(12)分别位于第二导电类型阱区(11)的两侧，所述金属漏电极(5)与第一导电类型Ⅰ阱区(10)连接，所述金属源电极(6)与第一导电类型Ⅱ阱区(12)连接，所述金属源电极(6)通过电阻与第二导电类型阱区(11)连接。2.根据权利要求1所述的一种抗静电释放冲击的异质结半导体器件，其特征在于，所述电阻采用设在所述沟道层(3)上表面的电阻区(A')，所述电阻区(A')包括：设在所述沟道层(3)上表面的连接金属...

【专利技术属性】
技术研发人员：刘斯扬，马岩锋，吴团庄，李胜，张弛，陆伟豪，黄静雯，孙伟锋，时龙兴，
申请(专利权)人：东南大学，
类型：发明
国别省市：