优化nativeMOS寄生二极管电容测试的方法技术

本发明专利技术属于半导体技术领域，具体涉及一种优化native MOS寄生二极管电容测试的方法，其包括：在poly上施加一个负偏置电压后，再进行CV测试，实现了获取纯粹的diode CV特性曲线，为后续提取模型提供了可靠数据。为后续提取模型提供了可靠数据。为后续提取模型提供了可靠数据。

【技术实现步骤摘要】
优化native MOS寄生二极管电容测试的方法


[0001]本专利技术属于半导体
，具体涉及一种优化native MOS寄生二极管电容测试的方法。

技术介绍

[0002]如图1和图2所示，二极管模型是集成电路设计中广泛使用的模型。MOSFET模型中存在寄生二极管模型参数。MOSFET中的寄生二极管由于周围环境的不同可分为多晶硅边缘和sti边缘。提供两个二极管以提取MOSFET二极管参数，为提取模型收集准确的特征数据非常重要。如图3所示，本机MOSFET中两个二极管的CV测试曲线。理论上，CV曲线的形状应该与左侧的图形相似。poly edge的二极管CV曲线异常，曲线前部不够平滑。对于提取二极管模型，有必要求解该异常CV曲线。
[0003]因此，基于上述技术问题需要设计一种新的优化native MOS寄生二极管电容测试的方法。

技术实现思路

[0004]本专利技术的目的是提供一种优化native MOS寄生二极管电容测试的方法。
[0005]为了解决上述技术问题，本专利技术提供了一种优化native MOS寄生二极管电容测试的方法，包括：
[0006]在poly上施加一个负偏置电压后，再进行CV测试。
[0007]进一步，所述在poly上施加一个负偏置电压的方法包括：
[0008]当poly上未施加偏置电压时，测试的电容为C1和C2，并联时的总和为：
[0009]C＝C1+C2。
[0010]进一步，所述在poly上施加一个负偏置电压的方法还包括：
[0011]在poly上添加负偏置电压时，poly下部的耗尽层电容消除，此时测试电容为：C＝C1。
[0012]进一步，所述在poly上施加一个负偏置电压的方法还包括：
[0013]对同一状态，poly下部存在耗尽层中的电荷量是相同的，根据平板电容公式C2＝Q/U，随着负偏置电压的增加，相应的电容C2变小，直至poly下耗尽层消失；
[0014]此时测试电容随着poly端负偏置电压的增加逐渐变小直至平衡。
[0015]进一步，所述再进行CV测试的方法包括：
[0016]在负偏置电压施加后进行CV测试，获取纯粹的diode CV特性曲线。
[0017]第二方面，本专利技术还提供一种优化native MOS寄生二极管电容测试的系统，包括：
[0018]加压模块，在poly上施加一个负偏置电压；
[0019]测试模块，进行CV测试。
[0020]第三方面，本专利技术还提供一种测试设备，
[0021]采用上述的优化native MOS寄生二极管电容测试的方法，进行CV测试。
[0022]本专利技术的有益效果是，本专利技术通过在poly上施加一个负偏置电压后，再进行CV测试，实现了获取纯粹的diode CV特性曲线，为后续提取模型提供了可靠数据。
[0023]本专利技术的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本专利技术而了解。本专利技术的目的和其他优点在说明书以及附图中所特别指出的结构来实现和获得。
[0024]为使本专利技术的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
[0025]为了更清楚地说明本专利技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0026]图1是现有技术中二极管模型示意图；
[0027]图2是现有技术中寄生二极管边缘示意图；
[0028]图3是现有技术中各边缘对应的CV测试曲线示意图；
[0029]图4是本专利技术的优化native MOS寄生二极管电容测试的方法的流程图；
[0030]图5是本专利技术的测试电容示意图；
[0031]图6是本专利技术的施加负偏置电压后的CV测试曲线示意图。
具体实施方式
[0032]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0033]如图4和图5所示，本实施例提供了一种优化native MOS寄生二极管电容测试的方法，包括：在poly上施加一个负偏置电压后，再进行CV测试，实现了获取纯粹的diode CV特性曲线，为后续提取模型提供了可靠数据。
[0034]由于vth<0或在0附近的native，depletion MOSFET的特性，使得表面处的沟道在不加电压偏置时是反型状态，这将使得Npoly
‑
Pwell poly edge的寄生二极管，在CV测试时不能获得纯粹diode的CV特性曲线，这将在后续提取模型时产生影响，即不能准确的提取Npoly
‑
Pwell poly edge diode的模型。本实施例提供的一种优化native MOS寄生二极管电容测试的方法来获得poly edge diode的CV特性曲线，采用在poly上施加一个负偏置电压的方法，使得表面处沟道处于关断状态，再进行CV测试，就能获得纯粹得diode CV特性曲线，为后续提取模型提供了可靠数据。
[0035]在本实施例中，所述在poly上施加一个负偏置电压的方法包括：当poly上未施加偏置电压时，测试的电容为C1和C2，并联时的总和为：C＝C1+C2。
[0036]在本实施例中，所述在poly上施加一个负偏置电压的方法还包括：在poly上添加负偏置电压时，poly下部的耗尽层电容逐渐消除，此时测试电容为：C＝C1。
[0037]在本实施例中，所述在poly上施加一个负偏置电压的方法还包括：对同一状态，poly下部存在耗尽层中的电荷量是相同的，根据电容公式C2＝Q/U，随着负偏置电压的增加，相应的电容C2变小，直至poly下耗尽层消失；此时测试电容随着poly端负偏置电压的增加逐渐变小直至平衡。如图6所示，随着poly上负偏置电压的增加，CV曲线逐渐变得平滑。
[0038]在本实施例中，所述再进行CV测试的方法包括：在负偏置电压施加后进行CV测试，获取纯粹的diode CV特性曲线。
[0039]在本实施例中，还提供一种优化native MOS寄生二极管电容测试的系统，包括：加压模块，在poly上施加一个负偏置电压；测试模块，进行CV测试；各模块的具体方法在优化native MOS寄生二极管电容测试的方法中已经详细描述；可以将各模块集成在虚拟系统中或各模块单独设置。
[0040]在本实施例中，还提供一种测试设备，采用上述的优化nat本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种优化native MOS寄生二极管电容测试的方法，其特征在于，包括：在poly上施加一个负偏置电压后，再进行CV测试。2.如权利要求1所述的优化native MOS寄生二极管电容测试的方法，其特征在于，所述在poly上施加一个负偏置电压的方法包括：当poly上未施加偏置电压时，测试的电容为C1和C2，并联时的总和为：C＝C1+C2。3.如权利要求2所述的优化native MOS寄生二极管电容测试的方法，其特征在于，所述在poly上施加一个负偏置电压的方法还包括：在poly上添加负偏置电压时，poly下部的耗尽层电容消除，此时测试电容为：C＝C1。4.如权利要求3所述的优化native MOS寄生二极管电容测试的方法，其特征在于，所述在poly上施加一个负偏置电...

【专利技术属性】
技术研发人员：邢聪聪，张昊，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：