一种用于I2S音频总线的时钟生成方法及系统技术方案

本发明专利技术公开了一种用于I2S音频总线的时钟生成方法及系统。一种用于I2S音频总线的时钟生成方法，包括如下步骤：主控制器读取所述I2S音频总线传输的音频文件；所述主控制器读取所述音频文件的采样率、数据位长度及通道数，并根据所述数据位长度和通道数计算得到每帧数据量，根据从控制器对主时钟信号的倍数要求生成一主时钟信号，所述主时钟信号的频率为f

【技术实现步骤摘要】
一种用于I2S音频总线的时钟生成方法及系统


[0001]本专利技术属于音频系统领域，涉及一种用于I2S音频总线的时钟生成方法及系统，特别是一 种用于I2S音频总线的无需晶振的时钟生成方法及系统。

技术介绍

[0002]由于音频总线抗干扰能力强，越来越多的应用在车载娱乐系统或者提示音系统中，在数据 发送端以I2S总线格式发出，在接收端通过DAC芯片或芯片上的DAC功能模块还原。大多数 DAC转换芯片，都需要一个是采样频率倍频的主时钟信号，供给一种采用“Δ～Σ”形式的调 制器和数字滤波器用于产生音频的模拟信号。
[0003]由于当前主流的双声道音频格式，一般的，提供带音频总线外设的控制器，往往只在片上 外设(peripheral)上提供数据端口(DIN，DOUT)DBCLK和LRCK信号端口，而不提供高 频率的MCLK。另一方面，DAC或集成I2S总线接收端的芯片级方案商提供的推荐参考方案 和主流的产品设计，都是采用一个12.288MHz(或其倍频24.576MHz等)的有源晶振，以匹 配不同采样率的音频信息。
[0004]也有一些数字音频方案的芯片，如CODEC芯片、音频DSP芯片，这些芯片有专门的MCLK 引脚提供相应的时钟信息，然而这些芯片的方案要求主芯片上外接一个12.288MHz(或其倍频 24.576MHz等)的晶振，具体可能是有源晶振，也可能是无源晶振，或者其他振荡器元器件。
[0005]正是基于上述现状，大多数采用I2S方案的设计和应用，都是采用了这样一个特殊频率的 振荡器电路来为从芯片提供MCLK信号。一方面涉及硬件成本，另一方面信号的频率越高， 对电路、特别是PCB的设计要求就越高，增加了硬件电路设计的复杂性。

技术实现思路

[0006]针对上述问题，本专利技术提供一种用于I2S音频总线的时钟生成方法及系统，其无需外部特 殊频率晶振，简化了硬件电路的设计，降低了器件成本。
[0007]根据本专利技术的一个方面，提供一种用于I2S音频总线的时钟生成方法，包括如下步骤：
[0008]主控制器读取所述I2S音频总线传输的音频文件；
[0009]所述主控制器读取所述音频文件的采样率、数据位长度及通道数，并根据所述数据位长 度和通道数计算得到每帧数据量，根据从控制器对主时钟信号的倍数要求生成一主时钟信号， 所述主时钟信号的频率为f
s
×
X，其中f
s
为采样率，X为选取的倍数；
[0010]所述从控制器接收所述主时钟信号，并将主时钟信号作为时钟源，实现音频数模转换的 调制滤波。
[0011]在一优选的实施例中，X为每帧数据量的两倍以上的整数倍。
[0012]在一优选的实施例中，根据下式(1)计算所述每帧数据量：
[0013]Data＝L
×2ꢀꢀꢀꢀꢀ
(1)
[0014]其中，L为数据位长度。
[0015]在一优选的实施例中，数模转换后的信号为双通道模拟信号。
[0016]在一优选的实施例中，所述主控制器为具有MCLK输出端口的主芯片，所述从控制器为 具有MCLK输入端口的从芯片，所述MCLK输出端口和所述MCLK输入端口电性连接以将 所述主芯片生成的所述主时钟信号输出至所述从芯片。
[0017]根据本专利技术的另一个方面，提供一种用于I2S音频总线的时钟生成系统，包括具有MCLK 输出端口的主芯片和具有MCLK输入端口的从芯片，所述MCLK输出端口和MCLK输入端 口电性连接，
[0018]所述主芯片，用于读取由I2S音频总线传输的音频文件，读取所述音频文件的采样率、 数据位长度及通道数，并根据所述数据位长度和通道数计算得到每帧数据量，根据所述从芯 片对主时钟信号的倍数要求生成一主时钟信号并自所述MCLK输出端口输出，所述主时钟信 号的频率为f
s
×
X，其中f
s
为采样率，X为选取的倍数；
[0019]所述从芯片，用于通过所述MCLK输入端口接收所述主时钟信号，并将主时钟信号作为 时钟源，实现音频数模转换的调制滤波。
[0020]在一优选的实施例中，X为每帧数据量的两倍以上的整数倍，根据下式(1)计算所述每 帧数据量：
[0021]Data＝L
×2ꢀꢀꢀꢀꢀ
(1)
[0022]其中，L为数据位长度。
[0023]在一优选的实施例中，数模转换后的信号为双通道模拟信号。
[0024]在一优选的实施例中，所述主芯片还具有用于向所述从芯片输出串行数据位的DBCLK端 口、用于向所述从芯片输出左右声道时钟信号的LRCLK端口、及用于向所述从芯片输出数据 的DOUT端口，所述从芯片还具有用于输入串行数据位的DBCLK端口、用于输入左右声道 时钟信号的LRCLK端口、及用于输入数据的DIN端口，所述主芯片的DBCLK端口与所述从 芯片的DBCLK端口直接连接或通过电阻连接，所述主芯片的LRCLK端口与所述从芯片的 LRCLK端口直接连接或通过电阻连接，所述主芯片的DOUT端口与所述从芯片的DIN端口直 接连接或通过电阻连接。
[0025]在一优选的实施例中，所述MCLK输出端口和MCLK输入端口直接连接或二者之间串联 有电阻；和/或，所述从芯片还具有用于向所述主芯片输出数据的DOUT端口，所述主芯片还 具有用于输入数据的DIN端口，所述从芯片的DOUT端口与所述主芯片的DIN端口直接连接 或通过电阻连接。
[0026]本专利技术采用以上方案，相比现有技术具有如下优点：
[0027]本专利技术的时钟生成方法及系统，通过对I2S音频总线传输的音频文件进行解析，获得音频 文件的采样率、数据位长度及通道数，根据从控制器对用于DAC主时钟的倍数要求，输出支 持从控制器DAC转换的主时钟信号给从控制器，从而实现在I2S DAC电路中无需外部特殊频率 晶振，简化了硬件电路的设计，降低了器件成本。
附图说明
[0028]为了更清楚地说明本专利技术的技术方案，下面将对实施例描述中所需要使用的附图作简单地 介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域
普通技术人员 来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0029]图1为根据本专利技术实施例的一种时钟生成方法的流程图；
[0030]图2a为根据本专利技术实施例的一种时钟生成系统的结构框图；
[0031]图2b为根据本专利技术实施例的另一种时钟生成系统的结构框图；
[0032]图2c为根据本专利技术实施例的又一种时钟生成系统的结构框图；
[0033]图2d为根据本专利技术实施例的第四种时钟生成系统的结构框图；
[0034]图3为应用本实施例的车载音频系统的示意图；图4示出了I2S DAC转换芯片手册的Master表格；图5示出了FTM0的程序在主程序中的调用。
具体实施方式
[0035]下面结合附图对本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于I2S音频总线的时钟生成方法，其特征在于，包括如下步骤：主控制器读取所述I2S音频总线传输的音频文件；所述主控制器读取所述音频文件的采样率、数据位长度及通道数，并根据所述数据位长度和通道数计算得到每帧数据量，根据从控制器对主时钟信号的倍数要求生成一主时钟信号，所述主时钟信号的频率为f
s
×
X，其中f
s
为采样率，X为选取的倍数；所述从控制器接收所述主时钟信号，并将主时钟信号作为时钟源，实现音频数模转换的调制滤波。2.根据权利要求1所述的时钟生成方法，其特征在于，X为每帧数据量的两倍以上的整数倍。3.根据权利要求1或2所述的时钟生成方法，其特征在于，根据下式(1)计算所述每帧数据量：Data＝L
×2ꢀꢀꢀꢀ
(1)其中，L为数据位长度。4.根据权利要求1或3所述的时钟生成方法，其特征在于，数模转换后的信号为双通道模拟信号。5.根据权利要求1所述的时钟生成方法，其特征在于，所述主控制器为具有MCLK输出端口的主芯片，所述从控制器为具有MCLK输入端口的从芯片，所述MCLK输出端口和所述MCLK输入端口电性连接以将所述主芯片生成的所述主时钟信号输出至所述从芯片。6.一种用于I2S音频总线的时钟生成系统，包括具有MCLK输出端口的主芯片和具有MCLK输入端口的从芯片，所述MCLK输出端口和MCLK输入端口电性连接，其特征在于，所述主芯片，用于读取由I2S音频总线传输的音频文件，读取所述音频文件的采样率、数据位长度及通道数，并根据所述数据位长度和通道数计算得到每帧数据量，根据所述从芯片对主时钟信号的倍数要求生成一主时钟信号并自所述...

【专利技术属性】
技术研发人员：吴渝蓉，丁洪兵，
申请(专利权)人：苏州上声电子股份有限公司，
类型：发明
国别省市：