半导体结构及其形成方法技术

一种半导体结构及其形成方法，其中形成方法包括：提供衬底，所述衬底包括标记区和器件区；对部分所述标记区的所述衬底进行离子注入，在所述标记区内形成零层对准标记，所述零层对准标记的顶部表面与所述器件区的衬底的顶部表面齐平。本发明专利技术实施例提供的半导体结构的形成方法，可以形成顶部表面与衬底的顶部表面齐平的零层对准标记，为后续半导体器件的形成工艺提供平坦的工艺平台，有利于提高形成的半导体结构的性能。半导体结构的性能。半导体结构的性能。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术涉及半导体制造
，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]光刻工艺是半导体集成电路制造中的关键工艺，用于将掩膜版上的图形转移到晶圆表面。然而，随着半导体器件的特征尺寸不断减小和集成度的不断提高，对光刻工艺的精密度的要求也随之提高。在半导体制造过程中，为了将掩膜版上的图形能准确的转移到晶圆表面，在每一次执行光刻胶的曝光之前，都必须做好晶圆的对准工作。
[0003]目前大多数利用对准标记进行光刻对准的方法是在半导体衬底内刻蚀形成零层标记凹槽，凹槽的底部与衬底的顶部表面具有一定的阶梯高度差，光刻对准时，曝光设备提供光源照射在整个半导体衬底上，投射在零层标记上的光产生的衍射图形被曝光设备的对准传感器接收，凹槽的底部与衬底的顶部表面具有一定的阶梯高度差，凹槽和衬底顶部表面产生的衍射光的强度不同，曝光设备通过判断衍射光的强度的变化或者衍射光的强度的变化边界来识别零层标记，完成光刻的对准过程。
[0004]然而在半导体制造工艺中，由于零层标记凹槽的存在，衬底表面不平整，后续在半导体衬底上形成鳍部等结构时，容易在凹槽中有侧墙或其他材料层的残留物，严重影响最终形成的半导体结构的性能。

技术实现思路

[0005]本专利技术解决的技术问题是提供一种半导体结构及其形成方法，可以形成顶部表面与衬底的顶部表面齐平的零层对准标记，为后续鳍部的形成工艺提供平坦的工艺平台，有利于提高形成的半导体结构的性能。
[0006]为解决上述技术问题，本专利技术实施例提供一种半导体结构，包括：衬底，所述衬底包括标记区和器件区；零层对准标记，位于所述标记区的所述衬底内，且所述零层对准标记的顶部表面与所述器件区的衬底的顶部表面齐平。
[0007]可选的，所述零层对准标记为损伤层，所述损伤层具有第一掺杂离子。
[0008]可选的，所述第一掺杂离子包括P离子、Si离子或Ar离子的其中一种或多种组合。
[0009]可选的，所述零层对准标记为改性层，所述改性层具有第二掺杂离子。
[0010]可选的，所述第二掺杂离子包括N离子或O离子的其中一种或两种组合。
[0011]相应的，本专利技术实施例还提供了一种上述半导体结构的形成方法，包括：提供衬底，所述衬底包括标记区和器件区；对部分所述标记区的所述衬底进行离子注入，在所述标记区内形成零层对准标记，所述零层对准标记的顶部表面与所述器件区的衬底的顶部表面齐平。
[0012]可选的，在部分所述标记区的所述衬底内注入第一掺杂离子，形成损伤层，所述损伤层作为零层对准标记。
[0013]可选的，所述第一掺杂离子包括P离子、Si离子或Ar离子的其中一种或多种组合。
[0014]可选的，在部分所述标记区的所述衬底内注入第二掺杂离子，形成改性层，所述改性层作为零层对准标记。
[0015]可选的，所述第二掺杂离子包括N离子或O离子的其中一种或两种组合。
[0016]可选的，所述离子注入的工艺参数包括：离子注入剂量为1E10～1E20atoms/cm2，注入能量为10～400KeV。
[0017]可选的，在形成所述零层对准标记之前，还包括：在所述衬底表面形成第一掩膜层，所述第一掩膜层内具有开口，所述开口暴露出部分所述标记区的所述衬底表面。
[0018]与现有技术相比，本专利技术实施例的技术方案具有以下有益效果：
[0019]本专利技术实施例提供的形成方法，通过在标记区的衬底内注入离子形成零层对准标记，一方面，注入离子后的衬底对光的反射率发生了变化，与未注入离子的衬底对光的反射率不同，在光刻对准过程中，曝光设备发出的光照射在整个衬底上，离子注入区域和未注入离子区域对光的反射信号强度不同，从而完成光刻对准工艺；另一方面，离子注入未造成衬底表面高度的变化，形成的零层对准标记的顶部表面与其他区域的顶部表面齐平，更好的适用于自对准多重图形化工艺，后续在衬底上形成鳍部的过程中，各个材料层不会在凹槽中形成，刻蚀后也不会残留在凹槽中，消除了缺陷来源，且能够得到形貌一致的鳍部，有利于提高半导体结构的性能。
[0020]本专利技术实施例提供的半导体结构，一方面，零层对准标记可以为后续的光刻对准工艺提供对准参照；另一方面，零层对准标记的顶部表面与器件区的衬底的顶部表面齐平，为后续的工艺提供良好、平坦的工艺平台，提高了与自对准多重图形化工艺的适应性，有利于最终形成的半导体结构的性能。
附图说明
[0021]图1至图7是一实施例中半导体结构形成过程的结构示意图；
[0022]图8至图18本专利技术一实施例中半导体结构形成过程各步骤对应的结构示意图。
具体实施方式
[0023]由
技术介绍
可知，目前形成零层对准标记的方法为在衬底内形成零层标记凹槽，所述零层标记凹槽作为后续光刻工艺中的对准标记。然而，所述零层标记凹槽会造成形成鳍部的性能较差。
[0024]下面结合附图详细说明半导体结构性能较差的原因，图1至图7示出了一实施例中半导体结构形成过程的结构示意图。
[0025]参考图1，提供衬底10，所述衬底10包括标记区11和器件区12；在所述衬底10上形成图形化的光刻胶层13，所述图形化的光刻胶层13的开口暴露出标记区11待形成零层标记凹槽的衬底10表面。
[0026]参考图2，以所述图形化的光刻胶层13为掩膜刻蚀所述标记区11的所述衬底10，形成零层标记凹槽14，所述零层标记凹槽14作为后续光刻工艺对准时的对准标记；去除所述图形化的光刻胶层13。
[0027]参考图3，在所述衬底10和所述零层标记凹槽14底部和侧壁表面依次形成硬掩膜层15、核心层16、牺牲层17和掩膜层，所述掩膜层包括位于标记区11的零层标记凹槽14上的
第一掩膜层18、以及位于器件区12的衬底10上分立排布的第二掩膜层19。
[0028]参考图4，以所述掩膜层为掩膜，刻蚀所述牺牲层17和所述核心层16，直至露出所述硬掩膜层15的表面，在标记区11形成带有沟槽的第一核心层图形21，在器件区12形成分立排布的第二核心层图形22；去除所述掩膜层、和所述牺牲层17；在所述第一核心层图形21和所述第二核心层图形22侧壁和顶部表面形成侧墙材料层23。
[0029]参考图5，刻蚀去除硬掩膜层15表面以及第一核心层图形21和第二核心层图形22顶部表面的侧墙材料层23，在第一核心层图形21和第二核心层图形22的侧壁表面形成侧墙24。
[0030]参考图6，去除所述第一核心层图形21和第二核心层图形22。
[0031]参考图7，以所述侧墙24为掩膜，刻蚀所述硬掩膜层15以及所述衬底10，在所述衬底10上形成鳍部25。
[0032]专利技术人发现，当采用零层标记凹槽14作为对准标记，零层标记凹槽14与其他区域的衬底10表面具有一定的阶梯高度差，后续采用自对准多重图形化工艺在衬底10上形成鳍部25的过程中，需要沉积硬掩膜层15、核心层16、牺牲层17等多种材料层，这本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底，所述衬底包括标记区和器件区；零层对准标记，位于所述标记区的所述衬底内，且所述零层对准标记的顶部表面与所述器件区的衬底的顶部表面齐平。2.如权利要求1所述的半导体结构，其特征在于，所述零层对准标记为损伤层，所述损伤层具有第一掺杂离子。3.如权利要求2所述的半导体结构，其特征在于，所述第一掺杂离子包括P离子、Si离子或Ar离子的其中一种或多种组合。4.如权利要求1所述的半导体结构，其特征在于，所述零层对准标记为改性层，所述改性层具有第二掺杂离子。5.如权利要求4所述的半导体结构，其特征在于，所述第二掺杂离子包括N离子或O离子的其中一种或两种组合。6.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底包括标记区和器件区；对部分所述标记区的所述衬底进行离子注入，在所述标记区内形成零层对准标记，所述零层对准标记的顶部表面与所述器件区的衬底的顶部表面齐平。7.如权利要求6所述的半导体结构的形成方法，...

【专利技术属性】
技术研发人员：郑二虎，宋佳，张冬平，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：