具有复合接合焊垫的半导体元件制造技术

本公开提供一种具有复合接合焊垫的半导体元件。该半导体元件包括设置在一半导体基底上的一第一介电层，设置在该第一介电层中的一下金属插塞以及一阻挡层，设置在该下金属插塞上的一内硅化物部分，以及设置在该阻挡层上的一外硅化物部分。该下金属插塞被该阻挡层所包围，该外硅化物部分的一最上顶面高于该内硅化物部分的一最上顶面。物部分的一最上顶面。物部分的一最上顶面。

【技术实现步骤摘要】
具有复合接合焊垫的半导体元件


[0001]本公开主张2020年9月9日申请的美国正式申请案第17/015,816号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
[0002]本公开涉及一种半导体元件。特别涉及一种具有复合接合焊垫的半导体元件。

技术介绍

[0003]对于许多现代应用，半导体元件是不可或缺的。随着电子科技的进步，半导体元件的尺寸变得越来越小，于此同时提供较佳的功能以及包含较大的集成电路数量。由于半导体元件的规格小型化，实现不同功能的半导体元件的不同形态与尺寸规模，整合(integrated)并封装(packaged)在一单一模块中。再者，许多制造步骤执行于各式不同形态的半导体元件的整合(integration)。
[0004]然而，半导体元件的制造以及整合涉及许多复杂的步骤及操作。半导体元件的制造以及整合复杂度的增加可能导致例如互连结构中的未对准(misalignment)的缺陷。因此，需要持续地改进半导体元件的结构以及工艺。
[0005]上文的“现有技术”说明仅是提供
技术介绍
，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

技术实现思路

[0006]本公开的一实施例提供一种半导体元件，包括一第一介电层，设置一半导体基底上，一下金属插塞以及一阻挡层设置在该第一介电层中，该下金属插塞被该阻挡层所包围，一内硅化物部分，设置在该下金属插塞上，以及一外硅化物部分设置在该阻挡层上，该外硅化物部分的一最上顶面高于该内硅化物部分的一最上顶面。
[0007]在一实例中，该外硅化物部分包围并且直接接触该内硅化物部分，且该内硅化物部分以及该外硅化物部分包含不同材料。在一实施例中，该内硅化物部分直接接触该下金属插塞的一下金属插塞顶面，外硅化物部分直接接触该阻挡层的一阻挡层顶面，并且该下金属插塞顶面与该阻挡层顶面实质上共面。在一实施例中，该下金属插塞顶面以及该阻挡层顶面高于该第一介电层的一第一介电层顶面。
[0008]在一实施例中，该阻挡层具有从该第一介电层顶面突出的一上侧壁，并且该外硅化物部分直接接触该阻挡层的该上侧壁以及该第一介电层顶面。在一实施例中，半导体元件还包括设置在该第一介电层上的一第二介电层，以及设置在该第二介电层中并且在该下金属插塞上的一上金属插塞，其中该上金属插塞直接接触该内硅化物部分以及该外硅化物部分。在一实例中，该第一上金属插塞的一侧壁被该外硅化物部分所部分覆盖。
[0009]本公开的另一实施例提供一种半导体元件。该半导体元件包括一第一介电层，设置一半导体基底上。该半导体元件还包括一第一下金属插塞以及贯穿该第一介电层并且在一单元区中的一阻挡层。该下金属插塞是由阻挡层而隔开该第一介电层。该半导体元件还
包括一第二下金属插塞以及贯穿该第一介电层并且在一外围电路区中的一介电柱。该介电柱是通过该第二下金属插塞而隔开该第一介电层。另外，该半导体元件包括设置在该第一介电层上并且在该单元区中的一内硅化物部分以及一外硅化物部分。该内硅化物部分直接接触该第一下金属插塞，该外硅化物部分直接接触该阻挡层，以及该外硅化物部分的一外硅化物部分顶面高于该内硅化物部分的一内硅化物部分顶面。
[0010]在一实施例中，该阻挡层的材料包含钛材料，以及该外硅化物部分的材料包含钛硅化物。在一实例中，该第一下金属插塞以及该阻挡层是由该第一介电层的一顶面突出，以及该阻挡层的一上侧壁是被该外硅化物部分所覆盖。
[0011]在一个实施例中，该半导体元还包括设置在该内硅化物部分以及该外硅化物部分上的一第一上金属插塞，其中该内硅化物部分顶面直接接触该第一上金属插塞的一第一上金属插塞底面，以及该外硅化物部分顶面直接接触该第一上金属插塞的一侧壁。另外，该半导体元件包括一第二上金属插塞，设置在该第二下金属插塞上以及该介电柱上。在一实例中，该介电柱是通过该第二下金属插塞而隔开该半导体基底。在一实例中，该介电柱是直接接触该半导体基底。
[0012]在本公开中已提供一种半导体元件的多个实施例。在一些实施例中，该半导体元件包括一下金属插塞以及设置在该半导体基底上的一阻挡层，其中该下金属插塞被该阻挡层所包围。该半导体元件还包括设置在该下金属插塞上的一内硅化物部分以及设置在该阻挡层上的一外硅化物部分。该内硅化物部分以及该外硅化物部分构成一复合接合焊垫，是以增加一上金属插塞在接合时的接合面积。因此，可以降低接触电阻，以及防止并且减少下金属插塞与上金属插塞之间未对准的问题。因此，是可以提高整体元件性能，以及提高半导体元件的良率。
[0013]上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属
中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属
中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
[0014]参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
[0015]图1例示本公开一些实施例的一种半导体元件的剖视示意图。
[0016]图2例示本公开一些实施例的一种修改的半导体元件的剖视示意图。
[0017]图3例示本公开一些实施例的形成一种半导体元件的流程示意图。
[0018]图4例示本公开一些实施例的在该半导体元件的形成期间部分地去除一第一介电层以在单元区中形成一开口的中间阶段的剖视示意图。
[0019]图5例示本公开一些实施例的在该半导体元件的形成期间在单元区的该开口中形成一阻挡材料以及一金属材料的中间阶段的剖视示意图。
[0020]图6例示本公开一些实施例的在该半导体元件的形成期间在单元区的该开口中形成该阻挡层以及该下金属插塞的中间阶段的剖视示意图。
[0021]图7例示本公开一些实施例的在该半导体元件的形成期间部分地去除该第一介电层的中间阶段的剖视示意图。
[0022]图8例示本公开一些实施例的在该半导体元件的形成期间沉积一硅层的中间阶段的剖视示意图。
[0023]图9例示本公开一些实施例的在该半导体元件的形成期间形成一内硅化物部分以及一外硅化物部分的中间阶段的剖视示意图。
[0024]图10例示本公开一些实施例的在该半导体元件的形成期间部分地去除该第一介电层以在外围电路区中形成一开口的中间阶段的剖视示意图。
[0025]图11例示本公开一些实施例的在该半导体元件的形成期间形成衬在外围电路区的该开口的一金属材料的中间阶段的剖视示意图。
[0026]图12例示本公开一些实施例的在该半导体元件的形成期间用介电材料填充外围电路区的该开口的中间阶段的剖视示意图。
[0027]图13例示本公开一些本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体元件，包括：一第一介电层，设置在一半导体基底上；一下金属插塞以及一阻挡层，设置在该第一介电层中，其中该下金属插塞被该阻挡层所包围；一内硅化物部分，设置在该下金属插塞上；以及一外硅化物部分，设置在该阻挡层上，其中该外硅化物部分的一最上顶面高于该内硅化物部分的一最上顶面。2.如权利要求1所述的半导体元件，其中该外硅化物部分包围并且直接接触该内硅化物部分，并且该内硅化物部分以及该外硅化物部分包含不同材料。3.如权利要求1所述的半导体元件，其中该外硅化物部分直接接触该内硅化物部分，并且该内硅化物部分以及该外硅化物部分包含不同材料。4.如权利要求1所述的半导体元件，其中该内硅化物部分直接接触该下金属插塞的一下金属插塞顶面，外硅化物部分直接接触该阻挡层的一阻挡层顶面，并且该下金属插塞顶面与该阻挡层顶面实质上共面。5.如权利要求4所述的半导体元件，其中该下金属插塞顶面以及该阻挡层顶面高于该第一介电层的一第一介电层顶面。6.如权利要求1所述的半导体元件，其中该阻挡层具有从该第一介电层顶面突出的一上侧壁，并且该外硅化物部分直接接触该阻挡层的该上侧壁以及该第一介电层顶面。7.如权利要求1所述的半导体元件，还包括：一第二介电层，设置在该第一介电层上；以及一上金属插塞，设置在该第二介电层中并且设置在该下金属插塞上。8.如权利要求7所述的半导体元件，其中该上金属插塞直接接触该内硅化物部分以及该外硅化物部分。9.如权利要求7所述的半导体元件，其中该上金属插塞的一侧壁被该外硅化物部分所部分覆盖。10.如权利要求1所述的半导体元件，其中该阻挡层包含钛材料，以及该外硅化物部分包含钛硅化物。11.一种半导体元件，包括...

【专利技术属性】
技术研发人员：廖俊诚，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：