功率半导体器件制造技术

本申请提供一种功率半导体器件，该功率半导体器件包括第一导电类型碳化硅衬底和位于所述衬底上方的第一导电类型漂移层，以及设置于所述漂移层上的有源区、终端区和位于所述有源区与所述终端区之间的主结区；所述有源区包括多个间隔设置于所述漂移层表面内的第二导电类型第一掺杂区，以及位于漂移层上方的第一金属层和第二金属层；所述主结区包括设置于所述漂移层表面内的第二导电类型第二掺杂区，以及覆盖所述第二掺杂区部分上表面的电阻层；所述电阻层具有正的温度系数；所述第一金属层、所述第二金属层和所述电阻层相互电连接。通过在主结区设置具有正的温度系数的电阻层，抑制芯片主结上的浪涌电流，降低主结金属被熔化的风险。风险。风险。

【技术实现步骤摘要】
功率半导体器件


[0001]本申请涉及半导体
，具体涉及一种功率半导体器件。

技术介绍

[0002]功率半导体器件是电力电子线路最基本的组成单元，其中，功率二极管常常用在功率电子电路中，为提升电路系统的鲁棒性，需要进一步提升功率二极管的鲁棒性。为了抵御电路异常，需要功率二极管承受很高的浪涌电流，例如在功率因数校正(Power Factor Correction，PFC)应用中，系统可能存在无法被检测到的电路故障，电容的充电电流可能会以较高的频次达到正向电流的七倍以上。
[0003]其中，碳化硅结势垒肖特基(JunctIon Barrier Controlled Schottky，JBS)二极管利用PN结的空间电荷区扩展保护肖特基结，使得降低SiC表面肖特基接触漏电降低。但是在现有技术中，设计如结势垒肖特基(JBS)二极管等功率器件时，出于工艺误差考虑，为保证PN结势垒区完全覆盖肖特基电极金属，最外围的PN结要宽于有源区的PN结，称为主结区。但是这种结构导致在承受多次浪涌电流时，可能导致主结区在芯片承受正向浪涌电流时先于有源区PN结开通。当主结区PN结开通后，由于电导调制效应会导致主结上承担的电流迅速增大，主结区的温度进一步升高，而PN结电流为负温度系数，最终芯片主结区域发生热奔走导致金属熔化后芯片功能失效。

技术实现思路

[0004]针对上述问题，本申请提供了一种功率半导体器件，解决了现有技术中功率器件的主结区在浪涌电流作用下易失效的技术问题。
[0005]第一方面，本申请提供一种功率半导体器件，包括：第一导电类型衬底和位于所述衬底上方的第一导电类型漂移层，以及设置于所述漂移层上的有源区、终端区和位于所述有源区与所述终端区之间的主结区；
[0006]其中，所述有源区包括多个间隔设置于所述漂移层表面内的第二导电类型第一掺杂区，以及位于漂移层上方的第一金属层和第二金属层；
[0007]所述第一金属层覆盖所述第一掺杂区的部分上表面并与所述第一掺杂区形成欧姆接触；所述第二金属层覆盖所述漂移层未被所述第一掺杂区覆盖的部分上表面，并与该部分所述漂移层形成肖特基接触；
[0008]所述主结区包括设置于所述漂移层表面内的第二导电类型第二掺杂区，以及覆盖所述第二掺杂区部分上表面的电阻层；所述电阻层具有正的温度系数；
[0009]所述第一金属层、所述第二金属层和所述电阻层相互电连接。
[0010]根据本申请的实施例，可选地，上述功率半导体器件中，所述主结区还包括：覆盖所述电阻层部分上表面并与所述电阻层形成欧姆接触的第三金属层。
[0011]根据本申请的实施例，可选地，上述功率半导体器件中，还包括：位于所述第一金属层、所述第二金属层和所述第三金属层上方的阳极金属层；
[0012]其中，所述阳极金属层同时与所述第一金属层、所述第二金属层和所述第三金属层形成电连接。
[0013]根据本申请的实施例，可选地，上述功率半导体器件中，所述主结区还包括覆盖于所述电阻层上方的第一钝化层；
[0014]其中，所述第一钝化层上设置有贯穿所述第一钝化层的接触孔，所述第三金属层填充于所述接触孔内，并与所述接触孔底部的所述电阻层部分形成欧姆接触。
[0015]根据本申请的实施例，可选地，上述功率半导体器件中，所述第二金属层还覆盖所述电阻层未被所述第三金属层覆盖的部分上表面，并与该部分所述电阻层形成欧姆接触。
[0016]根据本申请的实施例，可选地，上述功率半导体器件中，所述第二金属层还还覆盖所述第一掺杂区未被所述第一金属层覆盖的部分上表面，并与该部分所述第一掺杂区形成欧姆接触。
[0017]根据本申请的实施例，可选地，上述功率半导体器件中，所述第二金属层与所述第一金属层接触。
[0018]根据本申请的实施例，可选地，上述功率半导体器件中，所述第二金属层延伸至所述第一金属层上方。
[0019]根据本申请的实施例，可选地，上述功率半导体器件中，所述电阻层的材料包括多晶硅。
[0020]根据本申请的实施例，可选地，上述功率半导体器件中，所述第一掺杂区在所述衬底上的正投影呈条形、方形或六边形。
[0021]根据本申请的实施例，可选地，上述功率半导体器件中，所述第一掺杂区的宽度小于所述第二掺杂区的宽度。
[0022]根据本申请的实施例，可选地，上述功率半导体器件中，所述第一掺杂区和所述第二掺杂区的掺杂浓度相同。
[0023]根据本申请的实施例，可选地，上述功率半导体器件中，所述第一掺杂区和所述第二掺杂区的深度相同。
[0024]根据本申请的实施例，可选地，上述功率半导体器件中，所述终端区包括设置于所述漂移层表面内的第二导电类型第三掺杂区，以及覆盖所述第三掺杂区的上表面的第二钝化层。
[0025]根据本申请的实施例，可选地，上述功率半导体器件中，所述第三掺杂区的掺杂浓度小于所述第一掺杂区和所述第二掺杂区的掺杂浓度。
[0026]根据本申请的实施例，可选地，上述功率半导体器件中，所述第三掺杂区靠近所述第二掺杂区的一侧与所述第二掺杂区接触。
[0027]根据本申请的实施例，可选地，上述功率半导体器件中，还包括位于所述衬底下方并与所述衬底形成电连接的阴极金属层。
[0028]采用上述技术方案，至少能够达到如下技术效果：
[0029]本申请提供一种功率半导体器件，该功率半导体器件包括第一导电类型碳化硅衬底和位于所述衬底上方的第一导电类型漂移层，以及设置于所述漂移层上的有源区、终端区和位于所述有源区与所述终端区之间的主结区；所述有源区包括多个间隔设置于所述漂移层表面内的第二导电类型第一掺杂区，以及位于漂移层上方的第一金属层和第二金属
层；所述主结区包括设置于所述漂移层表面内的第二导电类型第二掺杂区，以及覆盖所述第二掺杂区部分上表面的电阻层；所述电阻层具有正的温度系数；所述第一金属层、所述第二金属层和所述电阻层相互电连接。通过在主结区设置具有正的温度系数的电阻层，抑制芯片主结上的浪涌电流，降低主结金属被熔化的风险，提升芯片承受多次浪涌电流的能力和芯片长期应用的可靠性。该电阻层的电阻值可根据需要进行设定，进而灵活调节主结分担浪涌电流的大小。而且该电阻层与有源区的所述第一金属层、所述第二金属层形成电连接，不会损害芯片的反向阻断能力。
附图说明
[0030]附图是用来提供对本申请的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本申请，但并不构成对本申请的限制。在附图中：
[0031]图1是一种功率半导体器件的剖面结构示意图；
[0032]图2是本申请一示例性实施例示出的一种功率半导体器件的正面俯视示意图；
[0033]图3是图2沿A
‑
A
’
切线的剖面结构示意图；
[0034]图4是本申请一示例性实施例示出的一种功率半导体器件的另一正面俯视意图；
[0035]图5是本申请一示例本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种功率半导体器件，其特征在于，包括：第一导电类型衬底和位于所述衬底上方的第一导电类型漂移层，以及设置于所述漂移层上的有源区、终端区和位于所述有源区与所述终端区之间的主结区；其中，所述有源区包括多个间隔设置于所述漂移层表面内的第二导电类型第一掺杂区，以及位于漂移层上方的第一金属层和第二金属层；所述第一金属层覆盖所述第一掺杂区的部分上表面并与所述第一掺杂区形成欧姆接触；所述第二金属层覆盖所述漂移层未被所述第一掺杂区覆盖的部分上表面，并与该部分所述漂移层形成肖特基接触；所述主结区包括设置于所述漂移层表面内的第二导电类型第二掺杂区，以及覆盖所述第二掺杂区部分上表面的电阻层；所述电阻层具有正的温度系数；所述第一金属层、所述第二金属层和所述电阻层相互电连接。2.根据权利要求1所述的功率半导体器件，其特征在于，所述主结区还包括：覆盖所述电阻层部分上表面并与所述电阻层形成欧姆接触的第三金属层。3.根据权利要求2所述的功率半导体器件，其特征在于，还包括：位于所述第一金属层、所述第二金属层和所述第三金属层上方的阳极金属层；其中，所述阳极金属层同时与所述第一金属层、所述第二金属层和所述第三金属层形成电连接。4.根据权利要求2所述的功率半导体器件，其特征在于，所述主结区还包括覆盖于所述电阻层上方的第一钝化层；其中，所述第一钝化层上设置有贯穿所述第一钝化层的接触孔，所述第三金属层填充于所述接触孔内，并与所述接触孔底部的所述电阻层部分形成欧姆接触。5.根据权利要求2所述的功率半导体器件，其特征在于，所述第二金属层还覆盖所述电阻层未被所述第三金属层覆盖的部分上表面，并与该部分所述电阻层...

【专利技术属性】
技术研发人员：王亚飞，卢吴越，宋瓘，李乐乐，张文杰，王志成，刘小东，朱奇伟，李诚瞻，
申请(专利权)人：株洲中车时代半导体有限公司，
类型：发明
国别省市：