具有阶梯式加强件的堆叠半导体封装制造技术

本发明专利技术涉及一种具有阶梯式加强件的堆叠半导体封装。根据各种示例，描述了一种设备。所述设备可以包括加强构件，所述加强构件包括第一阶梯部分和第二阶梯部分。所述设备还可以包括从加强构件延伸或穿过加强构件延伸的多个过孔。所述设备可以耦合到印刷电路板。所述设备可以耦合到印刷电路板。所述设备可以耦合到印刷电路板。

【技术实现步骤摘要】
具有阶梯式加强件的堆叠半导体封装

技术介绍

[0001]诸如大容量电容器、去耦电容器、电感器和MOSFET的电压调节器(VR)部件是实现半导体系统中的高性能的基础。然而，这些VR部件消耗了相当大的印刷电路板(PCB)板面积，给平台小型化带来了巨大挑战。
[0002]VR部件的存在可能影响PCB迹线的电特性，随着电子部件的速度不断提高，这是重要的考虑因素。作为设计“经验法则”，通常禁止将信号布线/迹线直接放置在PCB中的VR部件下方，因为由磁场(H场)引起的显著噪声耦合可能导致信号质量下降，例如可能降低信号传输带宽的信号传输抖动增加。在寻求积极减小板尺寸时，信号布线的放置方面的这种限制可能带来重大挑战。
[0003]适应不断增加的VR部件数的现有解决方案包括PCB占用面积扩展。电信号布线仅限制到PCB的内层，例如，与表面层或电感器部件相距至少3层，以避免可能导致功能故障的磁场耦合噪声。然而，这导致PCB占用面积和层数增加。这也抑制了设备外形尺寸的小型化。
附图说明
[0004]在附图中，类似的附图标记贯穿不同视图总体上指代相同的部分。附图不一定按比例绘制，而是通常将重点放在示出本公开的原理上。为清楚起见，可以任意扩大或缩小各种特征或元件的尺寸。在以下描述中，参考以下附图描述了本公开的各个方面，在附图中：
[0005]图1A示出了具有半导体设备和电感器的多层电路板的说明性表示；
[0006]图1B示出了根据图1A所示设备的电感器磁场的说明性表示；
[0007]图2A示出了根据本公开的一方面的半导体系统的截面图；
[0008]图2B示出了根据图2A所示的半导体系统的一方面的半导体系统的俯视图；
[0009]图3示出了说明根据本公开的一方面的形成半导体系统的方法的流程图；
[0010]图4A示出了根据本公开的一方面的半导体系统的截面图；
[0011]图4B示出了根据图4A所示的半导体系统的一方面的半导体系统的俯视图；
[0012]图5A至图5F示出了针对根据本公开的一方面的形成半导体系统的方法的示例性工艺流程的截面图；以及
[0013]图6示出了根据本公开的另一方面的包括半导体系统的计算设备的图示。
具体实施方式
[0014]以下具体实施方式参考了附图，这些附图通过说明的方式示出了可以实践本公开的具体细节和方面。这些方面被足够详细地描述以使本领域技术人员能够实践本公开。针对本设备提供了各个方面，并且针对方法提供了各个方面。将理解，设备的基本特性也适用于方法，反之亦然。在不脱离本公开的范围的情况下，可以利用其他方面，并且可以进行结构和逻辑上的改变。各个方面不一定是相互排斥的，因为某些方面可以与一个或多个其他方面结合以形成新的方面。
[0015]本公开的优点可以包括通过封装基板和/或PCB板面积减少而实现的平台小型化。
平台小型化可以通过在阶梯式加强件上直接放置例如电感器、电压调节器(VR)或电容器的功率输送部件来实现。平台小型化可以通过消除对与电感器部件相邻的禁区中的PCB布线的需要来实现。平台小型化也可以通过经由更直接或有效的PCB到小芯片功率输送路径以减少去耦部件来实现。
[0016]本公开的优点可以包括针对诸如串行化器/解串行化器(SerDes)、雷电(TBT)和外围部件互连快速(PCIe)信号的高速多Gbps信号(>20Gbps)的改进的信号完整性性能，而没有来自开关VR部件(尤其是对于多相电感器和场效应晶体管(FET)功率级)的电磁(EM)干扰。
[0017]本公开的优点可以包括通过无源设备和堆叠的小芯片之间的更直接或更短的功率输送网络而实现的增强的功率输送性能，该更直接或更短的功率输送网络可以导致无源设备和堆叠的小芯片之间的电感回路减少。
[0018]通过参考以下描述和附图，本文公开的方面的这些和其他前述优点和特征将是显而易见的。此外，应当理解，本文描述的各个方面的特征不是相互排斥的并且可以以各种组合和排列存在。
[0019]本公开总体上涉及一种设备。该设备可以包括加强构件，该加强构件包括第一阶梯部分和第二阶梯部分。该设备还可以包括从加强构件延伸或穿过加强构件延伸的多个过孔。该设备可以耦合到印刷电路板。
[0020]本公开总体上涉及一种形成设备的方法。该设备可以耦合到印刷电路板。该方法可以包括形成加强构件。该方法还可以包括形成从加强构件延伸或穿过加强构件延伸的多个过孔。该方法可以包括形成加强构件上的第一阶梯部分和第二阶梯部分。
[0021]本公开总体上涉及一种计算设备。该计算设备可以包括印刷电路板。该计算设备可以包括耦合到印刷电路板的半导体封装，该半导体封装包括加强构件，该加强构件包括第一阶梯部分和第二阶梯部分。半导体封装可以包括从加强构件延伸或穿过加强构件延伸的多个过孔。
[0022]为了更容易理解并付诸实践，现在将通过示例而非限制的方式并参考附图来描述本设备、计算设备、方法和其他特定方面。为了简洁起见，可以省略特征和特性的重复描述。
[0023]图1A示出了具有半导体设备和电感器的多层电路板的说明性表示。图1B示出了根据图1A所示的设备的电感器磁场的说明性表示。
[0024]如图1A所示，典型的半导体系统100可以具有位于具有若干层的印刷电路板(PCB)105上的电感器101和半导体设备103(例如，场效应晶体管)。对于典型的布局设计，由于磁场(也称为H
‑
场)引起的显著噪声耦合，不会有信号布线/迹线直接放置在PCB上的电感器部件下方(即“禁区”)。
[0025]如图1B中提供的视图所示，电感器的H场的影响可以到达PCB的第3层。信号布线可能需要放置在第4层以上，并且可能仍然限制于非关键或低速信号(<1Gbps)。关键信号布线(例如，用于时钟信号和/或数据速率≥10Gbps的高速信号)可能需要从第7层以上开始放置，这可能增加PCB和/或母板层数和/或需要附加的PCB板面积以避免电感器的H场的影响。
[0026]图2A示出了根据本公开的一方面的半导体系统的截面图。图2B示出了根据图2A所示的半导体系统的一方面的半导体系统的俯视图。
[0027]在本公开的一方面中，在图2A和图2B中示出半导体系统200。半导体系统200可以
是设备。半导体系统200可以包括半导体封装，例如堆叠半导体封装，如2.5D或3D半导体封装。
[0028]在本公开的一方面中，半导体系统200可以包括封装基板202。封装基板202可以包括接触焊盘、电互连、布线和其他特征，这些在任何本附图中都没有示出。封装基板202可以具有一个或多个刚性芯层以用于提高结构稳定性或具有无芯基板封装以用于减小形状因子。在其他方面中，封装基板202可以是支撑附加的半导体封装和/或部件的更大基板的一部分。在图2B中，示出了封装基板占用面积240。
[0029]在本公开的一方面中，半导体系统200可以包括多个焊料球204。封装本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，包括：加强构件，包括第一阶梯部分和第二阶梯部分；以及从所述加强构件延伸或穿过所述加强构件延伸的多个过孔，其中，所述设备耦合到印刷电路板。2.根据权利要求1所述的设备，其中，所述加强构件还包括：第一表面和第二表面；以及在所述加强构件的所述第二表面上的至少一个金属化层。3.根据权利要求2所述的设备，其中，所述加强构件的所述第一阶梯部分耦合到所述印刷电路板，并且所述第二阶梯部分耦合到封装基板，所述封装基板耦合到所述印刷电路板。4.根据权利要求3所述的设备，其中，所述加强构件还包括在所述加强构件的所述第一阶梯部分和所述第二阶梯部分之间的中间部分。5.根据权利要求4所述的设备，还包括：在所述加强构件的所述第一表面上的至少一个无源设备，其中，所述至少一个无源设备在所述加强构件的所述第一阶梯部分、所述第二阶梯部分或所述中间部分中的至少一个上。6.根据权利要求2至5中任一项所述的设备，还包括：一个或多个半导体设备，至少部分地设置在内插器上，并且至少部分地设置在所述第二阶梯部分的所述第一表面上。7.根据权利要求3至5中任一项所述的设备，其中，所述加强构件还包括耦合到内插器的第三阶梯部分，所述内插器耦合到所述封装基板。8.根据权利要求7所述的设备，还包括：设置在所述内插器上的一个或多个半导体设备；并且其中，所述一个或多个半导体设备通过所述内插器上的重分布层而耦合到所述加强构件的所述第三阶梯部分。9.根据权利要求2至5中任一项所述的设备，其中，所述至少一个金属化层包括设置在所述加强构件的所述第二表面上的功率参考平面，在所述功率参考平面和所述加强构件之间具有电介质层。10.根据权利要求9所述的设备，其中，所述至少一个金属化层还包括设置在所述加强构件的所述第二表面上、在所述电介质层和所述加强构件之间的接地参考平面。11.一种形成设备的方法，包括：形成加强构件；形成从所述加强构件延伸或穿过所述加强构件延伸...

【专利技术属性】
技术研发人员：汪晓莹，康忠斌，谢目荣，林涑玲，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：