半导体装置制造方法及图纸

实施方式的半导体装置具备第一导电型的第一半导体层、第二导电型的第三半导体层、第一导电型的第二半导体层、多个电极以及第一绝缘膜。第二半导体层设置于第一半导体层上，包含比第一半导体层的第一导电型杂质低浓度的第一导电型杂质。第三半导体层设置于第二半导体层的上方，具有与第二半导体层相反侧的第一面。多个电极从第一面到第二半导体层中为止在多个沟槽的内部延伸。多个第一绝缘膜分别设置于多个电极与第二及第三半导体层之间。多个电极包括：第一电极组，在第一面上在第一方向上各隔开第一距离而排成一列；以及第二电极组，在第一方向上各隔开第一距离地排成一列，在第二方向上与第一电极组隔开第二距离。二方向上与第一电极组隔开第二距离。二方向上与第一电极组隔开第二距离。

【技术实现步骤摘要】
半导体装置
[0001]相关申请
[0002]本申请享受以日本专利申请2020
‑
156337号(申请日：2020年9月17日)为基础申请的优先权。本申请通过参考此该基础申请而包括该基础申请的所有内容。


[0003]实施方式涉及半导体装置。

技术介绍

[0004]IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)以及二极管等半导体装置，被用于逆变器等电力变换器。例如，二极管作为所谓FWD(Free Wheeling Diode：续流二极管)与IGBT反向并联连接。对于这样的电力变换器的高效率化而言，重要的是改善FWD的特性。

技术实现思路

[0005]实施方式提供降低开关损耗、提高反向耐压的半导体装置。
[0006]实施方式的半导体装置具备第一导电型的第一半导体层、第二导电型的第三半导体层、所述第一导电型的第二半导体层、多个电极以及第一绝缘膜。第二半导体层设置于所述第一半导体层上，包含比所述第一半导体层的第一导电型杂质低浓度的第一导电型杂质。第三半导体层设置于所述第二半导体层的上方，在与所述第一半导体层相反一侧具有在第一方向以及与所述第一方向交叉的第二方向上延伸的第一面。所述多个电极分别在沟槽的内部延伸，设置于所述第二半导体层上，该沟槽具有从所述第一面到所述第二半导体层中的深度。所述第一绝缘膜设置于所述多个电极中的1个与所述第三半导体层之间以及所述多个电极中的所述1个与所述第二半导体层之间。所述多个电极包括：第一电极组，在所述第一方向上各隔开第一距离地排成一列；以及第二电极组，在所述第一方向上各隔开所述第一距离地排成一列，在所述第二方向上与所述第一电极组隔开了第二距离。所述第一距离比所述第二距离长。
附图说明
[0007]图1A及图1B是表示实施方式的半导体装置的示意图。
[0008]图2A～图2C是表示实施方式的半导体装置的特性的示意图。
[0009]图3是表示实施方式的半导体装置的另一特性的曲线图。
[0010]图4A及图4B是表示实施方式的半导体装置的沟槽配置的示意图。
[0011]图5A及图5B是表示实施方式的变形例的半导体装置的沟槽配置的示意图。
[0012]图6A及图6B是表示实施方式的另一变形例的半导体装置的沟槽配置的示意图。
[0013]图7A及图7B是表示实施方式的变形例的半导体装置的示意剖视图。
[0014]图8是表示实施方式的另一变形例的半导体装置的布线的设置方法的示意图。
[0015]图9A及图9B是表示实施方式的半导体装置的布线的设置方法的示意图。
[0016]图10是表示实施方式的半导体装置的布线的设置方法的另一例的示意图。
具体实施方式
[0017]以下，参照附图对实施方式进行说明。在附图中的相同部分标注相同的附图标记并适当省略其详细的说明，对不同的部分进行说明。另外，附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等未必与现实的相同。另外，即使在表示相同的部分的情况下，也存在根据附图而彼此的尺寸、比率不同地进行表示的情况。
[0018]进而，使用各图中所示的X轴、Y轴及Z轴，对各部分的配置及结构进行说明。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，有时将Z方向作为上方，将其相反方向作为下方进行说明。
[0019]图1A及图1B是表示实施方式的半导体装置1的示意图。图1A是沿着X
‑
Z平面的剖视图。图1B是表示沿着图1A中所示的A
‑
A线的截面的俯视图。
[0020]半导体装置1例如是二极管。半导体装置1例如与IGBT一体化使用。另外，以下所示的实施方式是例示，并不限定于此。
[0021]如图1A所示，半导体装置1具备第一导电型的第一半导体层11、第一导电型的第二半导体层12、以及第二导电型的第三半导体层13。第二半导体层12设置于第一半导体层11上。第三半导体层13设置于第二半导体层12上。第二半导体层12包含比第一半导体层11的第一导电型杂质低浓度的第一导电型杂质。
[0022]第一半导体层11例如是n型阴极层。第三半导体层13例如是p型阳极层。在以下的说明中，将第一导电型记载为n型，将第二导电型记载为p型。
[0023]半导体装置1还具备电极30。电极30设置于具有从第三半导体层13的表面到第二半导体层12的深度的沟槽AT的内部。电极30在第三半导体层13中以及第二半导体层12中延伸。电极30例如是导电性的多晶硅。电极30例如通过绝缘膜33而与第三半导体层13以及第二半导体层12电绝缘。绝缘膜33设置于电极30与第三半导体层13之间、电极30与第二半导体层12之间。绝缘膜33例如是硅氧化膜。
[0024]第一半导体层11与电极10(阴极电极)电连接。第三半导体层13与电极20(阳极电极)电连接。另外，电极30例如与电极20电连接，成为与第三半导体层13相同的电位。另外，实施方式并不限定于此，例如，电极30也可以与未图示的其他电极电连接，并被偏压为与第三半导体层13不同的电位。
[0025]如图1B所示，电极30设置有多个，分别设置于多个沟槽AT的内部。多个电极30的一部分例如构成在Y方向上排列的多个列，在Y方向上排列的电极30的列在X方向上排列。
[0026]多个沟槽AT例如被配置为，在施加于第一半导体层11与第三半导体层13之间的规定的反向偏压下例如在1V下，第二半导体层12的在接近的沟槽AT之间存在的区域被耗尽化。即，将接近的沟槽AT之间的最大宽度WM设定为接近的沟槽AT之间的电流路径被夹断。
[0027]例如，在第二半导体层12上的任意的点，引出包含位于XY平面上的点的直线时，包含被不同的沟槽AT夹着的点在内的线段的长度是接近的沟槽AT之间的距离。沟槽AT之间的距离、间隔以及沟槽的长度，以沟槽AT的侧壁或者沟槽AT所具有的绝缘膜33的外缘的位置为基准进行测定。第二半导体12上的接近的沟槽AT之间的距离的最大值为最大宽度WM。
[0028]图2A～图2C以及图3是表示实施方式的半导体装置1的特性的示意图。图2A～图2C是将沟槽AT的深度例如设为5.5μm的情况下的从相邻的沟槽AT之间的表面到沟槽底部的剖视图。图2A～图2C分别表示规定的反向偏压下例如1V下的第三半导体层13中以及第二半导体层12中的耗尽层。图3是表示半导体装置1的反向耐压的曲线图。
[0029]如图2A～图2C所示，相邻的沟槽AT之间的间隔(参照图1)分别为1.6微米(以下，μm)、2.0μm以及2.5μm。各图中所示的等电位面表示耗尽层的扩展。
[0030]若如图2A及图2B所示那样、相邻的沟槽AT之间的间隔为1.6μm、2.0μm，则位于第二半导体层12的相邻的沟槽AT之间的部分被耗尽化。另一方面，若如图2C所示那样、相邻的沟槽AT之间的间隔为2.5μm，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具备：第一导电型的第一半导体层；所述第一导电型的第二半导体层，设置于所述第一半导体层上，包含比所述第一半导体层的第一导电型杂质低浓度的第一导电型杂质；第二导电型的第三半导体层，设置于所述第二半导体层的上方，所述第三半导体层位于所述第二半导体层的相反侧，具有在第一方向及与所述第一方向交叉的第二方向上延伸的第一面；多个电极，设置于所述第二半导体层上，所述多个电极分别在沟槽的内部延伸，该沟槽的深度是从所述第一面到所述第二半导体层中的深度；以及第一绝缘膜，设置于所述多个电极中的1个与所述第三半导体层之间以及所述多个电极中的所述1个与所述第二半导体层之间，所述多个电极包括第一电极组和第二电极组，所述第一电极组在所述第一方向上各隔开第一距离地排成一列，所述第二电极组在所述第一方向上各隔开所述第一距离地排成一列，所述第二电极组在所述第二方向上与所述第一电极组隔开第二距离，所述第一距离比所述第二距离长。2.根据权利要求1所述的半导体装置，其中，所述第一距离设置为，在对所述第一半导体层与所述第三半导体层之间施加了规定的电压时，所述第二半导体层的位于所述多个电极中相邻的2个电极之间的部分耗尽化。3.根据权利要求1所述的半导体装置，其中，在对所述第一半导体层与所述第三半导体层之间、以及所述第一半导体层与所述多个电极之间施加了规定的电压时，所述第二半导体层的在所述多个电极之间存在的电流路径被夹断。4.根据权利要求1所述的半导体装置，其中，所述第一距离为2微米以下。5.根据权利要求1所述的半导体装置，其中，所述第一面中的所述第三半导体层的面积，大于与所述第一面相同的水平处的多个所述第一绝缘膜的面积与...

【专利技术属性】
技术研发人员：系数裕子，末代知子，岩鍜治阳子，罇贵子，河村圭子，布施香织，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：