半导体器件制造技术

公开了一种半导体器件，包括：绝缘栅双极型晶体管，绝缘栅双极型晶体管包括元胞区和终端区，终端区位于元胞区外围；钳位结构，位于终端区，钳位结构包括多个无源半导体器件，多个无源半导体器件设置在绝缘栅双极型晶体管的栅极电极和集电极电极之间。本实用新型专利技术的半导体器件降低了器件的钳位电压，提高了器件的浪涌防护能力。涌防护能力。涌防护能力。

【技术实现步骤摘要】
半导体器件


[0001]本技术涉及半导体制造
，特别涉及一种半导体器件。

技术介绍

[0002]相关技术中，绝缘栅双极型晶体管(IGBT)是由双极型三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件。绝缘栅双极型晶体管可以被用来实现内燃机点火器，在使用中，通常在绝缘栅双极型晶体管外围集成多个无源半导体器件，多个无源半导体器件实现电压钳位和静电放电(ESD)保护功能。然而，设置于绝缘栅双极型晶体管的栅极电极和集电极电极之间的钳位结构所能提供的钳位电压通常较高，当栅极电极和集电极电极之间承受一个高能量的ESD脉冲时，钳位结构只能将栅极电极和集电极电极间的电压差钳制在一个较高电压，这增加了绝缘栅双极型晶体管的栅氧化层受各种浪涌脉冲的损坏可能性，降低了绝缘栅双极型晶体管的栅极电极和集电极电极之间的抗静电放电能力。

技术实现思路

[0003]鉴于上述问题，本技术的目的在于提供一种半导体器件，降低了器件的钳位电压，提高了器件的浪涌防护能力。
[0004]本技术提供了一种半导体器件，包括：
[0005]绝缘栅双极型晶体管，所述绝缘栅双极型晶体管包括元胞区和终端区，所述终端区位于所述元胞区外围；
[0006]钳位结构，位于所述终端区，所述钳位结构包括多个无源半导体器件，所述多个无源半导体器件设置在所述绝缘栅双极型晶体管的栅极电极和集电极电极之间。
[0007]可选地，所述绝缘栅双极型晶体管包括：
[0008]衬底；
[0009]第一外延层和第二外延层，所述第一外延层位于所述衬底上，所述第二外延层位于所述第一外延层上；
[0010]位于所述第二外延层中的体区；
[0011]位于所述体区中的接触区和发射区，所述发射区位于所述接触区外围；
[0012]位于所述第二外延层上方的氧化层；
[0013]位于所述氧化层上方的所述栅极电极；
[0014]位于所述栅极电极上方的介质层；
[0015]位于所述介质层中的发射极电极，所述发射极电极贯穿所述介质层，并与所述发射区和所述接触区连接，所述介质层将所述栅极电极和所述发射极电极隔离；
[0016]位于所述衬底下方的所述集电极电极。
[0017]可选地，所述绝缘栅双极型晶体管的终端区中还包括埋层，所述埋层位于所述衬底上，所述埋层覆盖部分所述衬底，所述第一外延层覆盖所述埋层和暴露的所述衬底。
[0018]可选地，所述埋层位于所述半导体器件的边缘，所述埋层呈环状分布或呈分段图形分布。
[0019]可选地，所述钳位结构包括位于所述终端区的氧化层上的至少一组第一电极层和第二电极层，所述第一电极层和所述第二电极层交替排列。
[0020]可选地，所述钳位结构还包括位于所述终端区的氧化层上的第三电极层，所述第三电极层的一端与所述栅极电极连接，所述第三电极层的另一端与最靠近所述元胞区的第二电极层连接。
[0021]可选地，所述钳位结构包括：第一二极管、第二二极管、第三二极管和稳压管，所述稳压管反向串联在所述第一二极管和所述第二二极管之间，所述第三二极管与所述第一二极管并联连接。
[0022]可选地，所述稳压管包括至少一组第一电极层和第二电极层，所述第一二极管包括所述衬底和所述第一外延层，所述第二二极管包括最靠近所述元胞区的所述第二电极层和所述第三电极层，所述第三二极管包括所述衬底和所述埋层。
[0023]可选地，所述栅极电极、所述第一电极层、所述第二电极层和所述第三电极层位于同一层，所述稳压管和所述第二二极管位于所述氧化层和所述介质层之间，所述介质层覆盖所述栅极电极、所述第一电极层、所述第二电极层和所述第三电极层。
[0024]可选地，所述第三电极层的一端与所述栅极电极连接，以使所述第二二极管与所述栅极电极相连；所述第三电极层的另一端与最靠近所述元胞区的第二电极层连接，以使所述第二二极管与所述稳压管相连。
[0025]可选地，所述绝缘栅双极型晶体管还包括：
[0026]位于所述终端区中的所述第二外延层中的至少一个分压环和所述发射区；
[0027]所述钳位结构还包括位于所述终端区的所述介质层中的金属连接层，所述金属连接层贯穿所述介质层、远离所述元胞区的所述第一电极层和所述氧化层，连接所述发射区和远离所述元胞区的所述第一电极层。
[0028]可选地，远离所述元胞区的所述第一电极层通过所述金属连接层、所述发射区、所述第二外延层连接到所述第一外延层，以使所述稳压管与所述第一二极管相连。
[0029]可选地，所述衬底、所述体区、所述接触区、所述分压环、所述第二电极层为第一掺杂类型，所述第一外延层、所述第二外延层、所述埋层、所述发射区、所述第一电极层、所述第三电极层、所述栅极电极为第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反。
[0030]可选地，所述钳位结构还包括设置在所述绝缘栅双极型晶体管的栅极电极和发射极电极之间的无源半导体器件。
[0031]可选地，所述第一外延层的掺杂浓度大于所述第二外延层的掺杂浓度。
[0032]可选地，所述埋层的掺杂浓度大于所述第一外延层的掺杂浓度。
[0033]可选地，所述衬底的掺杂浓度包括1E18 cm
‑
3至2E19 cm
‑
3。
[0034]可选地，所述第一外延层的掺杂浓度包括1E16 cm
‑
3至1E17 cm
‑
3。
[0035]可选地，所述第一外延层的厚度包括10um至60um。
[0036]可选地，所述埋层的掺杂浓度包括1E17 cm
‑
3至1E18 cm
‑
3。
[0037]可选地，所述埋层的厚度包括1um至10um。
[0038]根据本技术实施例提供的半导体器件，包括绝缘栅双极型晶体管和钳位结
构，钳位结构包括第一二极管、第二二极管、第三二极管和稳压管，衬底和埋层形成第三二极管，衬底和第一外延层形成第一二极管，第三二极管与第一二极管并联连接。第三二极管的反向击穿电压较低，并联后降低了栅极电极和集电极电极之间的钳位电压，当栅极电极和集电极电极之间承受一个高能量的ESD脉冲时，钳位结构能将栅极电极和集电极电极间的电压差钳制在一个较低电压，这降低了绝缘栅双极型晶体管的栅氧化层受各种浪涌脉冲的损坏可能性，提高了绝缘栅双极型晶体管的栅极电极和集电极电极之间的抗静电放电能力和浪涌防护能力。
[0039]进一步地，半导体器件中的埋层覆盖部分衬底，位于半导体器件的边缘，远离元胞区，降低了绝缘栅双极型晶体管的双极型三极管部分的发射极效率受到埋层的影响的可能性，降低了绝缘栅双极型晶体管的输出电流减小的可能性。
[0040]进一步地，无需通过增加栅氧化层的厚度来提高栅氧化层的耐压，仅需要增加一层埋层就能降低钳位电压，不影响第一层外延层的浓度本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：绝缘栅双极型晶体管，所述绝缘栅双极型晶体管包括元胞区和终端区，所述终端区位于所述元胞区外围；钳位结构，位于所述终端区，所述钳位结构包括多个无源半导体器件，所述多个无源半导体器件设置在所述绝缘栅双极型晶体管的栅极电极和集电极电极之间。2.根据权利要求1所述的半导体器件，其特征在于，所述绝缘栅双极型晶体管包括：衬底；第一外延层和第二外延层，所述第一外延层位于所述衬底上，所述第二外延层位于所述第一外延层上；位于所述第二外延层中的体区；位于所述体区中的接触区和发射区，所述发射区位于所述接触区外围；位于所述第二外延层上方的氧化层；位于所述氧化层上方的所述栅极电极；位于所述栅极电极上方的介质层；位于所述介质层中的发射极电极，所述发射极电极贯穿所述介质层，并与所述发射区和所述接触区连接，所述介质层将所述栅极电极和所述发射极电极隔离；位于所述衬底下方的所述集电极电极。3.根据权利要求2所述的半导体器件，其特征在于，所述绝缘栅双极型晶体管的终端区中还包括埋层，所述埋层位于所述衬底上，所述埋层覆盖部分所述衬底，所述第一外延层覆盖所述埋层和暴露的所述衬底。4.根据权利要求3所述的半导体器件，其特征在于，所述埋层位于所述半导体器件的边缘，所述埋层呈环状分布或呈分段图形分布。5.根据权利要求3所述的半导体器件，其特征在于，所述钳位结构包括位于所述终端区的氧化层上的至少一组第一电极层和第二电极层，所述第一电极层和所述第二电极层交替排列。6.根据权利要求5所述的半导体器件，其特征在于，所述钳位结构还包括位于所述终端区的氧化层上的第三电极层，所述第三电极层的一端与所述栅极电极连接，所述第三电极层的另一端与最靠近所述元胞区的第二电极层连接。7.根据权利要求6所述的半导体器件，其特征在于，所述钳位结构包括：第一二极管、第二二极管、第三二极管和稳压管，所述稳压管反向串联在所述第一二极管和所述第二二极管之间，所述第三二极管与所述第一二极管并联连接。8.根据权利要求7所述的半导体器件，其特征在于，所述稳压管包括所述至少一组第一电极层和第二电极层，所述第一二极管包括所述衬底和所述第一外延层，所述第二二极管包括最靠近所述元胞区的所述第二电极层和所述第三电极层，所述第三二极管包括所述衬底和所述埋层。9.根据权利要求6所述的半导体器件，其特征在于，所述栅极电极、所述第一电极层、所述第二电极层和所述第三电极层位于同一层，所述介...

【专利技术属性】
技术研发人员：韩健，顾悦吉，黄示，吕梦凡，张瑞丽，周琼琼，何火军，
申请(专利权)人：杭州士兰集昕微电子有限公司，
类型：新型
国别省市：