多核处理器访存一致性的验证系统及方法技术方案

本申请提出一种多核处理器访存一致性的验证系统及方法，其中，该系统包括：仿真器、模拟器、检查器和全局共享内存，其中，仿真器，用于将存数指令存入与处理器核对应的第一缓冲区，并将存数指令从与处理器核对应的第一缓冲区中写入高速缓冲存储器，以及将仿真器中的指令执行结果发送给检查器；模拟器，用于将存数指令存入与处理器核对应的第二缓冲区，并将存数指令从与处理器核对应的第二缓冲区中写入全局共享内存，以及将模拟器中的指令执行结果发送给检查器；检查器，用于对仿真器中的指令执行结果和模拟器中的指令执行结果进行一致性验证。本申请实现了多个处理器核对访存指令的定序，及仿真器和模拟器结果的可对比，从而验证仿真结果正确性。验证仿真结果正确性。验证仿真结果正确性。

【技术实现步骤摘要】
多核处理器访存一致性的验证系统及方法


[0001]本申请涉及处理器
，尤其涉及一种多核处理器访存一致性的验证系统及方法。

技术介绍

[0002]相关技术中，在进行处理器设计时，需要对处理器设计的中间阶段进行功能验证，以保证最终的设计实现与设计规范的功能一致性。在对多核心处理器进行访存验证时，由于访问次序的不同，造成读写结果不同，从而使得对多核处理器仿真结果的正确性验证较为困难。

技术实现思路

[0003]本申请旨在至少在一定程度上解决相关技术中的技术问题之一。
[0004]为此，本申请的第一个目的在于提出一种多核处理器访存一致性的验证系统，以实现多个处理器核对访存指令的定序，并实现对处理器核的仿真器和模拟器对同一访存指令执行结果的对比，以验证仿真结果正确性。
[0005]本申请的第二个目的在于提出用于多核处理器访存一致性的验证系统中的方法。
[0006]为达上述目的，本申请第一方面提出了一种多核处理器访存一致性的验证系统，包括：仿真器、模拟器、检查器和全局共享内存，所述仿真器内设置有多个第一缓冲区，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多核处理器访存一致性的验证系统，其特征在于，包括：仿真器、模拟器、检查器和全局共享内存，所述仿真器内设置有多个第一缓冲区，所述模拟器内设置有多个第二缓冲区，所述多个第一缓冲区与所述多个第二缓冲区一一对应，且每个处理器核对应一个所述第一缓冲区和一个所述第二缓冲区，其中，所述仿真器，用于在采集到处理器核接收的访存指令为存数指令时，将所述存数指令存入与所述处理器核对应的第一缓冲区，并将所述存数指令从与所述处理器核对应的第一缓冲区中写入高速缓冲存储器，以及将所述仿真器中的指令执行结果发送给所述检查器；所述模拟器，用于模拟所述处理器核接收所述访存指令，并在所述访存指令为存数指令时，将所述存数指令存入与所述处理器核对应的第二缓冲区，并将所述存数指令从与所述处理器核对应的第二缓冲区中写入所述全局共享内存，以及将所述模拟器中的指令执行结果发送给所述检查器；所述检查器，用于对所述仿真器中的指令执行结果和所述模拟器中的指令执行结果进行一致性验证。2.根据权利要求1所述的验证系统，其特征在于，所述第一缓冲区和所述第二缓冲区包括存数指令写队列。3.根据权利要求1所述的验证系统，其特征在于，所述高速缓冲存储器为一级高速缓冲存储器，和/或二级高速缓冲存储器。4.根据权利要求1所述的验证系统，其特征在于，所述仿真器还用于在所述采集到对应处理器核接收的访存指令为非存数指令时，执行所述非存数指令，并将所述非存数指令的执行结果发送给检查器；所述模拟器还用于在模拟所述处理器核接收到的访存指令为非存数指令时，执行所述非存数指令，并将所述非存数指令的执行结果发送给检查器；所述检查器还用于将所述仿真器对所述非存数指令的执行结果与所述模拟器对所述非存数指令的执行结果进行一致性验证。5.根据权利要求1所述的验证系统，其特征在于，所述仿真器与对应模拟器的指令执行过程同时进行。6.根据权利要求1所述的验证系统，其特征在于，所述检查器还用于在验证所述仿真器中的指令执行结果与所述模拟器中的指令执行结果不一致时，进行报错处理。7.根据权利要求5所述的验证系统，其特征在于，所述检查器在验证有错误发生时将出错的访存...

【专利技术属性】
技术研发人员：李祖松，郇丹丹，
申请(专利权)人：北京微核芯科技有限公司，
类型：发明
国别省市：