半导体器件及其制备方法技术

本发明专利技术提供一种半导体器件的制备方法，包括：形成第二层间绝缘介质层，其中形成阵列式排布的多个沟槽；在所述沟槽内以及所述第二层间绝缘介质层表面依次形成金属下极板、介质层、金属上极板和金属接触层；去除所述第二层间绝缘介质层表面的所述金属下极板、所述介质层、所述金属上极板和所述金属接触层以得到沟槽型阵列排布的MIM电容器。本发明专利技术还提供一种半导体器件。本申请通过在所述第二层间绝缘介质层中的沟槽内形成阵列排布的沟槽型MIM电容器，可以减少MIM电容器在半导体器件中的占用面积，有效提升小尺寸半导体器件的面积利用效率，并且提高了电容密度，相比传统平面型的MIM电容，沟槽型MIM电容器的密度至少提升5到10倍。倍。倍。

【技术实现步骤摘要】
半导体器件及其制备方法


[0001]本申请涉及MIM电容器
，具体涉及一种半导体器件及其制备方法。

技术介绍

[0002]CMOS图像传感器(CIS)主要通过光生载流子的收集输出信号形成图像，因此光生载流子的收集对图像的质量具有决定性影响。传统CIS采用的是FD结电容进行信号收集，结电容受晶体管工作电流电压影响较大，寄生效应明显，输出信号噪声较大。MIM(金属
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绝缘介质
‑
金属)电容具有零耗尽和高电导率的特征，能有效降低寄生电容和接触电阻，提升信号输出质量和信噪比。但是面积和电容密度限制导致传统的MIM电容难以应用于高分辨率小尺寸像素图像传感器。

技术实现思路

[0003]本申请提供了一种半导体器件及其制备方法，可以解决现有的MIM电容的所占面积和电容密度不适合高分辨率小尺寸像素图像传感器的问题。
[0004]一方面，本申请实施例提供了一种半导体器件的制备方法，包括：
[0005]提供第一层间绝缘介质层，所述第一层间绝缘介质层中形成有第一开口；
[0006]形成第一金属层，所述第一金属层填充所述第一开口；
[0007]形成第一NDC层，所述第一NDC层覆盖所述第一层间绝缘介质层和所述第一金属层；
[0008]形成第二层间绝缘介质层，所述第二层间绝缘介质层覆盖所述第一NDC层；
[0009]刻蚀所述第二层间绝缘介质层和所述第一NDC层至所述第一金属层表面以形成阵列式排布的多个沟槽；
[0010]形成金属下极板，所述金属下极板覆盖所述第二层间绝缘介质层以及所述沟槽的底壁和侧壁；
[0011]形成介质层，所述介质层覆盖所述金属下极板；
[0012]形成金属上极板，所述金属上极板覆盖所述介质层；
[0013]形成金属接触层，所述金属接触层覆盖所述金属上极板且填充所述沟槽的剩余空间；以及，
[0014]采用化学机械研磨工艺去除所述第二层间绝缘介质层表面的所述金属下极板、所述介质层、所述金属上极板和所述金属接触层，并保留所述沟槽内的所述金属下极板、所述介质层、所述金属上极板和所述金属接触层。
[0015]可选的，在所述半导体器件的制备方法中，所述沟槽的深宽比大于或者等于3。
[0016]可选的，在所述半导体器件的制备方法中，所述金属下极板的厚度为45nm～55nm。
[0017]可选的，在所述半导体器件的制备方法中，所述介质层的厚度为15nm～30nm。
[0018]可选的，在所述半导体器件的制备方法中，所述金属上极板的厚度为25nm～35nm。
[0019]可选的，在所述半导体器件的制备方法中，在采用化学机械研磨工艺去除所述第
二层间绝缘介质层表面的所述金属下极板、所述介质层、所述金属上极板和所述金属接触层之后，所述半导体器件的制备方法还包括：形成第一金属插塞，所述第一金属插塞贯穿所述第二层间绝缘介质层和所述第一NDC层。
[0020]可选的，在所述半导体器件的制备方法中，在形成所述第一金属插塞之后，所述半导体器件的制备方法还包括：形成第二NDC层，所述第二NDC层覆盖第二层间绝缘介质层、所述第一金属插塞和所述沟槽顶端的所述金属下极板、所述介质层、所述金属上极板和所述金属接触层。
[0021]可选的，在所述半导体器件的制备方法中，在形成所述第二NDC层之后，所述半导体器件的制备方法还包括：形成氧化层，所述氧化层覆盖所述第二NDC层。
[0022]可选的，在所述半导体器件的制备方法中，在形成所述氧化层之后，所述半导体器件的制备方法还包括：形成第二金属插塞和与所述第二金属插塞相连的第二金属层，所述第二金属插塞贯穿所述第二NDC层以及穿过部分厚度的所述氧化层，所述第二金属层穿过剩余厚度的所述氧化层，其中，通过所述第二金属插塞和所述金属接触层，所述金属上极板电连接至所述第二金属层；通过所述第二金属插塞和所述第一金属插塞，所述第一金属层电连接至所述第二金属层。
[0023]另一方面，本申请实施例还提供了一种半导体器件，包括：
[0024]第一层间绝缘介质层，所述第一层间绝缘介质层中形成有第一开口；
[0025]第一金属层，所述第一金属层填充所述第一开口；
[0026]第一NDC层，所述第一NDC层覆盖所述第一层间绝缘介质层和所述第一金属层；
[0027]第二层间绝缘介质层，所述第二层间绝缘介质层覆盖所述第一NDC层，所述第二层间绝缘介质层中形成有阵列式排布的多个沟槽；
[0028]金属下极板，所述金属下极板覆盖所述沟槽的底壁和侧壁；
[0029]介质层，所述介质层覆盖所述金属下极板；
[0030]金属上极板，所述金属上极板覆盖所述介质层；以及，
[0031]金属接触层，所述金属接触层覆盖所述金属上极板且填充所述沟槽的剩余空间。
[0032]本申请技术方案，至少包括如下优点：
[0033]本申请通过在所述第二层间绝缘介质层中的沟槽内形成阵列排布的沟槽型MIM电容器，可以减少MIM电容器在半导体器件中的占用面积，有效提升小尺寸半导体器件的面积利用效率，并且提高了电容密度，相比传统平面型的MIM电容，沟槽型MIM电容器的密度至少提升5到10倍，从而更适用于高分辨率小尺寸像素图像传感器(CIS)；同时，阵列排布的沟槽型MIM电容器可以提高CIS输出信号的信噪比。
[0034]此外，相较于传统的MIM电容器制备方法，本申请提供的半导体器件的制备方法更加简单，没有增加额外的复杂制造工艺，节约光罩资源，降低了生产成本，提高了产能。
附图说明
[0035]为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0036]图1是本专利技术实施例的半导体器件的制备方法的流程图；
[0037]图2
‑
图13是本专利技术实施例的制备半导体器件的各工艺步骤中的半导体结构示意图；
[0038]其中，附图标记说明如下：
[0039]11
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第一层间绝缘介质层，12
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第一开口，13
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第一金属层，14
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第一NDC层，15
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第二层间绝缘介质层，16
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沟槽，17
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金属下极板，18
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介质层，19
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金属上极板，20
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金属接触层，21
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第一通孔，22
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第一金属插塞，23
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第二NDC层，24
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氧化层，25
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第二金属插塞，26
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...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制备方法，其特征在于，包括：提供第一层间绝缘介质层，所述第一层间绝缘介质层中形成有第一开口；形成第一金属层，所述第一金属层填充所述第一开口；形成第一NDC层，所述第一NDC层覆盖所述第一层间绝缘介质层和所述第一金属层；形成第二层间绝缘介质层，所述第二层间绝缘介质层覆盖所述第一NDC层；刻蚀所述第二层间绝缘介质层和所述第一NDC层至所述第一金属层表面以形成阵列式排布的多个沟槽；形成金属下极板，所述金属下极板覆盖所述第二层间绝缘介质层以及所述沟槽的底壁和侧壁；形成介质层，所述介质层覆盖所述金属下极板；形成金属上极板，所述金属上极板覆盖所述介质层；形成金属接触层，所述金属接触层覆盖所述金属上极板且填充所述沟槽的剩余空间；以及，采用化学机械研磨工艺去除所述第二层间绝缘介质层表面的所述金属下极板、所述介质层、所述金属上极板和所述金属接触层，并保留所述沟槽内的所述金属下极板、所述介质层、所述金属上极板和所述金属接触层。2.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述沟槽的深宽比大于或者等于3。3.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述金属下极板的厚度为45nm～55nm。4.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述介质层的厚度为15nm～30nm。5.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述金属上极板的厚度为25nm～35nm。6.根据权利要求1所述的半导体器件的制备方法，其特征在于，在采用化学机械研磨工艺去除所述第二层间绝缘介质层表面的所述金属下极板、所述介质层、所述金属上极板和所述金属接触层之后，所述半导体器件的制备方法还包括：形成第一金属插塞，所述第一金属插塞贯穿所...

【专利技术属性】
技术研发人员：余航，范晓，陈广龙，向超，王龙鑫，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：