密封环及芯片的封装结构制造技术

本发明专利技术提供了一种密封环及芯片的封装结构，芯片的封装结构包括：密封环，位于所述密封环内的管芯，和设置在所述管芯上的多个硅片管脚；所述密封环包括多个金属层，其中顶层的金属层被划分为多个金属模块，各所述金属模块之间没有电性连接，所述多个金属层形成至少一个电容；各所述硅片管脚越过所述金属模块与芯片管脚键合。管脚键合。管脚键合。

【技术实现步骤摘要】
密封环及芯片的封装结构


[0001]本专利技术涉及半导体
，特别涉及一种密封环及芯片的封装结构。

技术介绍

[0002]静电释放(Electronic Static Discharge,ESD)是一种客观存在的自然现象，产生的方式多种，如接触、摩擦、感应等。特点是长时间积聚、高电压、低电量、大电流和作用时间短的特点。静电在日常生活中无处不在，人体和周围就带有很高的静电电压，几千伏甚至几万伏。
[0003]ESD事件带来的瞬时大电流脉冲常常会导致芯片中器件失效。ESD导致的集成电路失效占有很大的比例。在传统工艺中，由于栅氧化层的厚度较厚，栅氧化层在ESD冲击下出现过压击穿的问题不是很严峻。然而随着集成电路工艺的不断进步，栅氧化层不断减薄，晶体管的栅极击穿电压变得越来越小，抵御ESD轰击的能力变得越来越弱。
[0004]在做芯片设计产品的时候，不仅需要考虑到模拟性能，还需要确保芯片的系统级可靠性。在将产品交给客户使用时，不发生系统级可靠性问题。
[0005]如图1～2所示，现有的芯片技术提出一种不增加版图面积的方法，来改善因为各种不可防范的静电击穿晶体管的栅极，并有效防止封装短路，具体为内部管芯电路外围具有硅片管脚(PAD)，以及处于硅片管脚外围具有密封环。密封环用来隔离防护因为外部切割应力、潮湿、外部电荷带入，从而影响内部芯片性能。密封环作为隔离槽，也可以改变它的版图布局方法，使之成为一种独特的电容去提高ESD性能，但是因为密封环作为电容，最后封装拉线会出现偶发情况，例如：因为拉线问题造成硅片管脚之间短路，如图3所示。因此需要设计一种新的密封环，既可以在不增加面积的情况下对ESD防护又可以提高封装可靠性。

技术实现思路

[0006]本专利技术的目的在于提供一种密封环及芯片的封装结构，以解决现有的密封环作为电容封装时因为拉线造成硅片管脚之间短路的问题。
[0007]为解决上述技术问题，本专利技术提供一种密封环，包括：
[0008]多个金属层；
[0009]其中顶层的金属层被划分为多个金属模块，各所述金属模块之间没有电性连接；
[0010]所述多个金属层形成至少一个电容。
[0011]可选的，在所述的密封环中，相邻的两层金属层之间形成一个电容。
[0012]可选的，在所述的密封环中，所述电容为MOM电容。
[0013]可选的，在所述的密封环中，所述电容连接在电源正极与接地之间。
[0014]本专利技术还提供一种芯片的封装结构，包括：
[0015]密封环，位于所述密封环内的管芯，和设置在所述管芯上的多个硅片管脚；
[0016]所述密封环包括多个金属层，其中顶层的金属层被划分为多个金属模块，各所述金属模块之间没有电性连接，所述多个金属层形成至少一个电容；
[0017]各所述硅片管脚越过所述金属模块与芯片管脚键合。
[0018]可选的，在所述的芯片的封装结构中，相邻的两层金属层之间形成一个电容。
[0019]可选的，在所述的芯片的封装结构中，所述电容为MOM电容。
[0020]可选的，在所述的芯片的封装结构中，所述硅片管脚包括电源正极管脚和接地管脚；各所述电容连接在所述电源正极管脚和所述接地管脚之间。
[0021]在本专利技术提供的密封环及芯片的封装结构中，通过顶层的金属层被划分为多个金属模块，且各所述金属模块之间没有电性连接，不仅实现了在不增加面积的情况下实现了对ESD防护，而且又因为各金属模块之间是断开的，降低了短路的概率，提高芯片系统的封装可靠性。
附图说明
[0022]图1是现有的提高芯片系统级可靠性的结构俯视示意图；
[0023]图2是现有的提高芯片系统级可靠性的结构中密封环的剖示图；
[0024]图3是现有的提高芯片系统级可靠性的结构键合时导线塌陷的示意图；
[0025]图4是本专利技术一实施例密封环的剖示图；
[0026]图5是本专利技术一实施例芯片的封装结构键合时导线塌陷的示意图；
[0027]图中所示：10-密封环；11-金属模块；20-硅片管脚；30-管芯；40-芯片管脚。
具体实施方式
[0028]以下结合附图和具体实施例对本专利技术提出的密封环及芯片的封装结构作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0029]另外，除非另行说明，本专利技术的不同实施例中的特征可以相互组合。例如，可以用第二实施例中的某特征替换第一实施例中相对应或功能相同或相似的特征，所得到的实施例同样落入本申请的公开范围或记载范围。
[0030]本专利技术的核心思想在于提供一种密封环及芯片的封装结构，以解决现有的密封环作为电容封装时因为拉线造成硅片管脚之间短路的问题。
[0031]为实现上述思想，如图4所示，本专利技术提供了一种密封环，包括：多个金属层，其中顶层的金属层被划分为多个金属模块，各个金属模块之间无电性连接。而其他层的金属层局部是不分割开的一整块长板，整体组成连贯的环状，金属层的层数可以根据实际需要进行设置，顶层的金属层(每个金属模块)与其相邻的一层金属层之间相当于电容(图4中未示出，但本领域技术人员可以推测出)，第二层金属层与第三层金属层之间相当于另一电容，以此类推，相邻的两个金属层之间均相当于一电容。另外，图4未示意的情况还有：电容可以位于密封环的任意几层金属层中。
[0032]如图5所示，本实施例提供一种芯片的封装结构，包括：密封环10，位于所述密封环内的管芯30，和设置在所述管芯30上的多个硅片管脚20；所述密封环包括多个金属层TOP MT、MT1～MTn+1，其中顶层的金属层TOP MT被划分为多个金属模块11，各所述金属模块11之间没有电性连接，所述多个金属层形成至少一个电容；各所述硅片管脚(即PAD)通过导线
(例如：金线)越过所述金属模块与芯片管脚40键合。
[0033]具体的，在所述的芯片的封装结构中，还包括：设置多个硅片管脚20于所述密封环10中，所述硅片管脚20通过导线越过所述金属模块11上方与芯片管脚40键合，在采用导线将各个硅片管脚20与芯片管脚40分别连接时，若部分导线出现塌陷，导致其与某个金属模块11电性连接，多根塌陷的导线同时接触到同一个金属模块11的概率较低，大概率是塌陷的导线分别接触到不同的金属模块11，如图5所示，因各金属模块11之间没有电性连接，塌陷导线连接的硅片管脚20之间也不会出现短路的情况，从而提高了封装的可靠性。
[0034]与现有技术相比，现有的密封环其顶层金属层为一整块金属，只要出现2根塌陷的导线接触到顶层金属层，这两个芯片管脚之间就会出现短路；而本实施例的封装结构，只有出现多根塌陷的导线同时接触到同一个金属模块11的情况下才会发生芯片管脚(PAD)间的短路，大大提高了芯片封装的可靠性。
[0035]进一步的，在所述的芯本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种密封环，包括：多个金属层；其中顶层的金属层被划分为多个金属模块，各所述金属模块之间没有电性连接；所述多个金属层形成至少一个电容。2.如权利要求1所述的密封环，其特征在于，相邻的两层金属层之间形成一个电容。3.如权利要求1或2所述的密封环，其特征在于，所述电容为MOM电容。4.如权利要求1或2所述的密封环，其特征在于，所述电容连接在电源正极与接地之间。5.一种芯片的封装结构，包括：密封环，位于所述密封环内的管芯，和设置在所述管芯上的多个硅片管脚；所述密封环包括多个...

【专利技术属性】
技术研发人员：周云，
申请(专利权)人：华大半导体有限公司，
类型：发明
国别省市：