三维半导体存储器件及其制造方法技术

提供了制造三维(3D)半导体存储器件的方法。该方法可以包括：在包括单元阵列区和连接区的基板上形成包括竖直地且交替地层叠的绝缘层和水平层的薄层结构；在薄层结构上形成包括竖直地层叠的多个上水平图案的上结构，上结构在连接区上具有在第一方向上形成的第一阶梯结构以及在垂直于第一方向的第二方向上形成的第二阶梯结构；形成掩模图案，掩模图案暴露上结构的第一阶梯结构和第二阶梯结构在连接区上的一部分以及薄层结构在连接区上的一部分；以及使用掩模图案作为蚀刻掩模执行焊盘蚀刻工艺以蚀刻上结构的一部分和薄层结构的一部分。一部分。一部分。

【技术实现步骤摘要】
三维半导体存储器件及其制造方法
[0001]本申请文件是2017年1月6日提交的专利技术名称为“三维半导体存储器件及其制造方法”的第201710011121.X号专利技术专利申请的分案申请。


[0002]本公开涉及三维(3D)半导体器件以及制造该3D半导体器件的方法。

技术介绍

[0003]半导体器件已经被高度地集成以提供优良性能和低制造成本。半导体器件的集成度会影响半导体器件的制造成本，因而高集成的半导体器件可以在半导体器件的制造成本方面是有益的。传统的二维(2D)半导体器件或平面半导体器件的集成度可以由单位存储单元占据的面积确定。因此，传统的2D半导体器件的集成度可以受形成精细图案的技术影响。然而，因为昂贵的装置可以用于形成精细图案，所以2D半导体器件的集成度会受到限制。因而，三维(3D)半导体存储器件已经被发展以进一步增加半导体器件的集成度。3D半导体存储器件可以包括三维布置的存储单元。

技术实现思路

[0004]本专利技术构思的实施方式提供了具有高集成度的三维(3D)半导体存储器件以及制造该半导体存储器件的方法。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制造三维半导体存储器件的方法，所述方法包括：在包括单元阵列区和连接区的基板上形成包括竖直地且交替地层叠的绝缘层和水平层的薄层结构；在所述薄层结构上形成包括竖直地层叠的多个上水平图案的上结构，所述上结构在所述连接区上具有在第一方向上形成的第一阶梯结构以及在垂直于所述第一方向的第二方向上形成的第二阶梯结构；形成掩模图案，所述掩模图案暴露所述上结构的所述第一阶梯结构和所述第二阶梯结构在所述连接区上的一部分以及所述薄层结构在所述连接区上的一部分；以及使用所述掩模图案作为蚀刻掩模执行焊盘蚀刻工艺以蚀刻所述上结构的一部分和所述薄层结构的一部分。2.根据权利要求1所述的方法，其中所述上水平图案和所述水平层在所述焊盘蚀刻期间被蚀刻对应于所述水平层的竖直节距的至少两倍的蚀刻深度。3.根据权利要求1所述的方法，其中所述上水平图案具有通过所述焊盘蚀刻工艺而彼此对准的侧壁。4.根据权利要求1所述的方法，还包括：在执行所述焊盘蚀刻工艺之后，执行减小所述掩模图案的面积的修整工艺，其中所述焊盘蚀刻工艺和所述修整工艺交替地且重复地执行。5.根据权利要求4所述的方法，其中执行所述焊盘蚀刻工艺包括：在所述上结构下方形成下结构，以及其中所述下结构具有阶梯结构，所述第一阶梯结构和所述第二阶梯结构被转移到所述阶梯结构。6.根据权利要求5所述的方法，其中执行所述焊盘蚀刻工艺还包括：在形成所述下结构之后，形成设置在所述上结构和所述下结构之间的中间结构，其中所述中间结构具有在所述第二方向上形成的第三阶梯结构并且暴露所述下结构的所述阶梯结构。7.根据权利要求6所述的方法，其中所述中间结构包括所述水平层中的一些，以及其中所述中间结构的所述水平层具有通过所述焊盘蚀刻工艺而彼此对准的侧壁。8.根据权利要求7所述的方法，还包括：在形成所述下结构和所述中间结构之后，在包括所述上结构、所述中间结构和所述下结构的所得结构上形成另外的掩模图案，所述另外的掩模图案包括在所述第一方向上从所述单元阵列区延伸到所述连接区上的第一部分以及在所述连接区上将所述第一部分彼此连接的第二部分；以及使用所述另外的掩模图案作为蚀刻掩模蚀刻所述所得结构以在所述基板上形成电极结构。9.根据权利要求1所述的方法，其中形成所述上结构包括：在所述薄层结构上形成包括竖直地层叠的多个上水平层的上薄层结构；形成暴露所述上薄层结构的在所述连接区上的一部分的第一掩模图案；使用所述第一掩模图案作为蚀刻掩模执行第一蚀刻工艺以蚀刻所述上薄层结构的所述一部分；以及
执行减小所述第一掩模图案的面积的第一修整工艺，其中所述第一蚀刻工艺和所述第一修整工艺交替地且重复地执行。10.根据权利要求9所述的方法，其中所述上薄层结构在所述第一蚀刻工艺期间被蚀刻对应于所述上水平层的竖直节距的...

【专利技术属性】
技术研发人员：郑夛恽，李星勋，尹石重，朴玄睦，申重植，尹永培，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：