【技术实现步骤摘要】
半导体结构及其形成方法
[0001]本专利技术涉及半导体制造
，尤其涉及一种半导体结构及其形成方法。
技术介绍
[0002]随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
[0003]晶体管结构内的连接插塞包括位于栅极结构表面的连接插塞，用于实现栅极结构与外部电路的连接；以及位于源漏掺杂区表面的连接插塞，用于实现晶体管源区或漏区与外部电路的连接。为了进一步满足提高集成度的需求，通过将隔离区的栅极结构上的连接插塞，转移到在有源区的栅极结构上，能够进一步节省面积。并且，采用选择性金属生长工艺形成所述连接插塞的性能较好，例如，所述连接插塞的电阻率较低，从而有利于提高晶体管结构的导电性。
[0004]然而，现有采用选择性金属生长工艺形成连接插塞存在问题，导致半导体结构性能仍较差。
技术实现思路
[0005]本专利技术解决...
【技术保护点】
【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底；在所述基底上形成第一介质层和若干栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，且所述源漏掺杂区顶部表面具有源漏插塞，所述第一介质层位于所述栅极结构、源漏掺杂区以及源漏插塞表面；在所述第一介质层内形成第一插塞，所述第一插塞与所述源漏插塞顶部表面或者栅极结构顶部表面相接触；在所述第一介质层表面形成第二介质层，且所述第二介质层覆盖所述第一插塞表面；在所述第一介质层和第二介质层内形成第二插塞材料膜，所述第二插塞材料膜与所述源漏插塞顶部表面或者栅极结构顶部表面相接触；平坦化所述第二插塞材料膜，直至暴露出第一介质层表面和第一插塞顶部表面，在所述第一介质层内形成第二插塞，且所述第二插塞与所述源漏插塞顶部表面或者栅极结构顶部表面相接触。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一插塞的形成方法包括：在所述第一介质层内形成第一开口，所述第一开口暴露出所述源漏插塞顶部表面或者栅极结构顶部表面；在所述第一开口内和第一介质层表面形成第一插塞材料膜；平坦化所述第一插塞材料膜，直至暴露出第一介质层表面，在所述第一开口内形成所述第一插塞。3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一开口的形成方法包括：在所述第一介质层表面形成第一图形化层，所述第一图形化层暴露出部分所述第一介质层表面；以所述第一图形化层为掩膜，刻蚀所述第一介质层，直至暴露出源漏插塞顶部表面或者栅极结构顶部表面，形成所述第一开口。4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一插塞材料膜的形成工艺包括：选择性金属生长工艺、物理气相沉积工艺、化学气相沉积工艺或者原子层沉积工艺。5.如权利要求4所述的半导体结构的形成方法，其特征在于，当所述第一开口暴露出源漏插塞顶部表面时，所述第一插塞材料膜的形成工艺为选择性金属生长工艺；所述选择性金属生长工艺的参数包括：采用的气体包括氟化钨和氢气，所述氟化钨的流量为20标准毫升/分钟至150标准毫升/分钟，所述氢气的流量为5000标准毫升/分钟至8000标准毫升/分钟，温度为200摄氏度至400摄氏度。6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一插塞的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二插塞材料膜的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二插塞材料膜还位于所述第二介质层表面；所述第二插塞材料膜的形成方法包括：在所述第一介质层和第二介质层内形成第二开口，且所述第二开口暴露出所述源漏插塞顶部表面或者栅极结构顶部表面；在所述第二开口内和第二介质层表面形成所述第二插塞材料膜。9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第二开口的形成方法包括：在所...
【专利技术属性】
技术研发人员：于海龙，荆学珍，张浩，张田田，孟晋辉，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：
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