防静电保护结构及高压集成电路制造技术

本发明专利技术公开了一种防静电保护结构，其包括形成在衬底中的N阱及P阱；N阱及P阱上部及中部由STI隔断，下部邻接；N阱的上部贴STI注入P型重掺杂形成N阱P重掺杂区；N阱的上部远离STI处注入N型重掺杂形成N阱N重掺杂区；P阱的上部贴STI注入P型重掺杂形成P阱P重掺杂区；N阱P重掺杂区同N阱N重掺杂区短接构成该防静电保护结构的阳极；P阱P重掺杂区作为该防静电保护结构的阴极。本发明专利技术的防静电保护结构,能实现无回滞效应，且容易取得较高的触发电压和维持电压，具有较高的二次击穿电流，应用于高压端口防静电保护设计时，能节省多级串联所需的串联级数和单级保护单元的版图面积。本发明专利技术还公开了一种高压集成电路。了一种高压集成电路。了一种高压集成电路。

【技术实现步骤摘要】
防静电保护结构及高压集成电路


[0001]本专利技术涉及半导体电路结构，特别是涉及一种防静电保护结构及高压集成电路。

技术介绍

[0002]高压电路的防静电保护设计一直是一个技术难题，这是因为构成高压电路的核心：高压器件(例如，LDMOS(Laterally Diffused Metal Oxide Semiconductor横向扩散金属氧化物半导体))本身不像普通的低压器件适用于防静电保护设计，因为高压器件的回滞效应曲线所表现出来的特性很差。由图1所示的常规高压器件LDMOS回滞效应曲线可以得出：1)维持电压(Vh)过低，往往大大低于高压电路的工作电压，高压电路正常工作时容易导致闩锁效应；2)二次击穿电流(热击穿电流It2)过低，这是因为LDMOS在泄放ESD(Electro
‑
Static discharge，静电泄放)电流时因为器件结构特性发生局部电流拥堵(Localized Current Crowding)所致。
[0003]因而工业界在解决高压电路防静电保护设计的时候，往往采用两种思路来实现：1)对用于防静电保护模块的高压器件结构进行调整，优化其回滞效应曲线，使之适用于防静电保护设计，但往往因为高压器件本身的结构特性的原因实践起来比较困难；2)用一定数量的低压防静电保护器件串联起来构成能承受高压的防静电保护电路。因为低压防静电保护器件的特性相对容易调整和控制，所以工业界特别是集成电路设计公司往往比较喜欢用一定数量的低压防静电保护器件串联的方法。
[0004]因为高压电路防静电保护设计窗口的需要，这就对低压防静电保护器件的回滞效应特性有一定的要求，往往要求其回滞效应窗口越小越好，最好没有回滞效应，也就是回滞效应的维持电压和触发电压基本保持一致。低压PMOS器件是因其发生回滞效应时的寄生PNP三极管的电流增益比较小，是一种常见的无回滞效应静电防护器件，其具体器件结构示意图如图2所示。
[0005]但低压PMOS器件的不足之处是其回滞效应的二次击穿电流(It2)比较小,而且低压PMOS的器件的触发电压Vt1主要由其漏极击穿电压(Bvdss)决定而较小，所以在多级串联用于高压防静电保护设计时所需的串联级数就会比较多，例如以某32V高压工艺平台为例，该高压工艺平台的低压PMOS器件的触发电压Vt1和维持电压Vh大概为10.5V，具体如图3所示，往往需要低压PMOS器件4级串联才能实现32V高压端口的防静电保护。

技术实现思路

[0006]本专利技术要解决的技术问题是提供一种防静电保护结构,其能实现无回滞效应，且容易取得较高的触发电压和维持电压，具有较高的二次击穿电流，应用于高压端口防静电保护设计时，能节省多级串联所需的串联级数和单级保护单元的版图面积。
[0007]为解决上述技术问题，本专利技术提供的防静电保护结构包括形成在衬底10中的N阱20及P阱30；
[0008]所述N阱20及P阱30上部及中部由STI(Shallow Trench Isolation，浅沟槽隔离)
40隔断；
[0009]所述N阱20及P阱30的下部邻接；
[0010]所述N阱20的上部贴STI 40注入P型重掺杂形成N阱P重掺杂区24；
[0011]所述N阱20的上部远离STI 40处注入N型重掺杂形成N阱N重掺杂区22；
[0012]所述P阱30的上部贴STI 40注入P型重掺杂形成P阱P重掺杂区26；
[0013]所述N阱P重掺杂区24同N阱N重掺杂区22短接构成该防静电保护结构的阳极；
[0014]所述P阱P重掺杂区26作为该防静电保护结构的阴极。
[0015]较佳的，所述N阱20及P阱30上部及中部由STI 40隔断。
[0016]较佳的，N阱N重掺杂区22的N型离子掺杂浓度大于N阱20的N型离子掺杂浓度的10倍。
[0017]较佳的，N阱P重掺杂区24及P阱P重掺杂区26的P型离子掺杂浓度大于P阱30的P型离子掺杂浓度的10倍。
[0018]较佳的，所述衬底10为P型掺杂；
[0019]所述衬底10的掺杂浓度小于所述P阱的掺杂浓度。
[0020]较佳的，N阱P重掺杂区24到N阱20同所述P阱30邻接的边界的距离a的范围为0.2um～2um；
[0021]P阱P重掺杂区26到P阱30同所述N阱20邻接的边界的距离b的范围为0.2um～2um。
[0022]本专利技术提供的一种所述的防静电保护结构的高压集成电路，高压集成电路的高压IO接其内部电路；
[0023]高压集成电路的高压IO经串接的N个防静电保护结构接地，N为正整数。
[0024]较佳的，高压集成电路的高压IO经一ESD器件接工作电源Vdd。
[0025]较佳的，工作电源同地之间串接有M个防静电保护结构,M为正整数。
[0026]本专利技术的防静电保护结构，其触发电压(Vt1)因为由N阱20/P阱30的反向击穿电压决定，可以通过调节该反向击穿电压得到较高的触发电压(Vt1)，容易取得较高的触发电压(Vt1)。另外因为其阳极与阴极的距离(SAC,Space between Anode and Cathode)较短，有利于减少ESD导通路径的总电阻；ESD(Electro
‑
Static discharge，静电泄放)电流依次流经N阱P重掺杂区24、N阱20下部、P阱30下部及P阱P重掺杂区26，ESD电流深入衬底10，由于衬底10相对而言是热的良导体，深入衬底10有利于ESD导通状态之下的散热；由此，如图6所示，该防静电保护结构能够实现无回滞效应特性，其触发电压(Vt1)和维持电压(Vh)约为20V，且具有较高的二次击穿电流(It2)，其理想工作二次击穿电流(It2)可以达到5mA/um以上。由于该防静电保护结构既容易取得较高的触发电压(Vt1)，又能具有较高的二次击穿电流(It2)，以某32V高压工艺平台的32V的高压端口的防静电保护设计为例，本专利技术所建议的防静电保护结构2级串联即可适用，所以该防静电保护结构应用于高压集成电路的高压端口防静电保护设计时，能节省多级串联所需的串联级数和单级保护单元的版图面积。
附图说明
[0027]为了更清楚地说明本专利技术的技术方案，下面对本专利技术所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0028]图1是常规高压器件LDMOS回滞效应曲线；
[0029]图2是传统PMOS防静电保护器件结构示意图；
[0030]图3是某32V高压工艺平台PMOS器件多级串联回滞效应曲线图；
[0031]图4是本专利技术防静电保护结构一实施例示意图；
[0032]图5是本专利技术的防静电保护结构一实施例反向击穿电压与a/b关系图；
[0033]图6是本专利技术的防静电保护结构一实施例的回滞效应本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种防静电保护结构，其特征在于，其包括形成在衬底(10)中的N阱(20)及P阱(30)；所述N阱(20)及P阱(30)上部及中部由STI(40)隔断；所述N阱(20)及P阱(30)的下部邻接；所述N阱(20)的上部贴STI(40)注入P型重掺杂形成N阱P重掺杂区(24)；所述N阱(20)的上部远离STI(40)处注入N型重掺杂形成N阱N重掺杂区(22)；所述P阱(30)的上部贴STI(40)注入P型重掺杂形成P阱P重掺杂区(26)；所述N阱P重掺杂区(24)同N阱N重掺杂区(22)短接构成该防静电保护结构的阳极；所述P阱P重掺杂区(26)作为该防静电保护结构的阴极。2.根据权利要求1所述的防静电保护结构，其特征在于，所述N阱(20)及P阱(30)上部及中部由STI(40)隔断。3.根据权利要求1所述的防静电保护结构，其特征在于，N阱N重掺杂区(22)的N型离子掺杂浓度大于N阱(20)的N型离子掺杂浓度的10倍。4.根据权利要求1所述的防静电保护结构，其特征在于，N阱...

【专利技术属性】
技术研发人员：朱天志，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：