带隙基准源电路制造技术

本发明专利技术公开了一种带隙基准源电路，包含有输出电路、运放电路、电流镜电路；所述运放电路接收外部控制信号，为所述输出电路提供偏置电压，所述运放电路的尾电流端输出尾电流；所述电流镜电路，其连接于运放电路的尾电流输出端，尾电流输出端输出所述运放电路的尾电流；所述的输出电路，包含有偏置端以及输出端，所述偏置端接收运放电路提供的偏置电压，偏置电压控制所述输出电路的输出；所述输出端输出基准电压；还包含一调节电路，所述调节电路受输出电路的基准电压控制，对电流镜的基极电流进行调节，以控制尾电流的大小。以控制尾电流的大小。以控制尾电流的大小。

【技术实现步骤摘要】
带隙基准源电路


[0001]本专利技术涉及半导体集成电路设计领域，特别是指一种带隙基准源电路。

技术介绍

[0002]基准源电路是跟随电源启动电路的启动信号产生基准电压和基准电流的电路，能够为其他模块提供稳定的参考电压和参考电流，因此被广泛应用于集成电路中。
[0003]目前一些基准源电路中，其偏置电压在启动时被拉低，造成输出电路瞬间电流较大，输出电压会有过冲的现象，回落较慢，使得整体电路反应时间较长，其输出电压在电路启动后需要更长的时间来达到稳定状态。

技术实现思路

[0004]本专利技术所要解决的技术问题在于提供一种带隙基准源电路，具有更快的启动速度且不影响功耗。
[0005]为解决上述问题，本专利技术所述的带隙基准源电路，包含有输出电路、运放电路、电流镜电路；
[0006]所述运放电路接收外部控制信号，为所述输出电路提供偏置电压，所述运放电路的尾电流端输出尾电流；
[0007]所述电流镜电路，其连接于运放电路的尾电流输出端，尾电流输出端输出所述运放电路的尾电流；
[0008]所述的输出电路，包含有偏置端以及输出端，所述偏置端接收运放电路提供的偏置电压，偏置电压控制所述输出电路的输出；所述输出端输出基准电压；
[0009]还包含一调节管，所述调节管受输出电路的基准电压控制，对电流镜的基极电流进行调节，以控制尾电流的大小。
[0010]进一步地改进是，所述的输出电路中包含有第一MOS管、第二MOS管、第三MOS管、第十MOS管以及第十一MOS管；
[0011]所述第一MOS管、第二MOS管、第三MOS管的栅极连接在一起并与第十MOS管的漏极连接，形成偏置端；所述第十MOS管的栅极通过第四电阻连接至电源；，所述第十MOS管的源极接地；
[0012]所述第十一MOS管的栅极接输出的基准电压，其漏极接第四电阻，源极接地；
[0013]第一晶体管及第二晶体管的基极连在一起并接地，且第一晶体管及第二晶体管的集电极接地，第一晶体管的发射极接第一MOS管的漏极，第二晶体管的发射极通过零号电阻连接第二MOS管的漏极；
[0014]第二电阻接于第二MOS管的漏极与地之间；
[0015]所述第三MOS管的漏极输出所述基准电压；
[0016]第三电阻连接于第三MOS管的漏极与地之间。
[0017]进一步地改进是，所述的运放电路包含第四MOS管、第五MOS管、第六MOS管、第七
MOS管；所述第四MOS管与第五MOS管的栅极短接并与第四MOS管的漏极连接；所述第四MOS管、第五MOS管的源极接电源；
[0018]所述第六MOS管与第七MOS管的栅极分别接外部控制信号；第六MOS管的漏极接第四MOS管的漏极，第七MOS管的漏极接第五MOS管的漏极；第六MOS管与第七MOS管的源极短接在一起后输出尾电流；
[0019]所述的第五MOS管的漏端输出偏置电压给输出电路。
[0020]进一步地改进是，所述的电流镜电路，包含第八MOS管及第九MOS管以及电流源，所述第八MOS管的漏极接运放电路的尾电流端；第九MOS管的漏极连接电流源，源极接地；
[0021]所述第八MOS管的栅极与第九MOS管的栅极短接之后连接到调节管，即第十二MOS管的源极，第十二MOS管漏极接电源；
[0022]所述第十二MOS管栅极连接所述输出电路的输出端，受输出电路输出的基准电压的控制。
[0023]进一步地改进是，所述的调节管根据输出电路输出的基准电压的控制，调节所述运放电路的尾电流的大小，从而调整运放电路输出的偏置电压的运放带宽及压摆率。
[0024]进一步地改进是，所述的运放电路输出的偏置电压的运放带宽及压摆率越大，所述输出电路具有更快的启动速度。
[0025]进一步地改进是，所述的电流镜电路中，第八MOS管的宽长比大于第九MOS管的宽长比，当调节管对电流镜进行调节控制时，第八MOS管按比例复制流过第九MOS管的电流，从而调节运放电路的尾电流。
[0026]进一步地改进是，所述的基准电压正常输出时其电压值远远小于调节电路的启动电压，以保证在正常工作时调节电路不会误开启。
[0027]本专利技术所述的带隙基准源电路，通过受输出基准电压控制的调节管对电流镜电路进行调整，启动时对运放电路的尾电流进行调节，抑制过冲，提高输出基准电压回落的速度；启动完成之后，调节管关闭，不增加额外的功耗。
附图说明
[0028]图1是本专利技术带隙基准源的结构原理图。
[0029]图2是本专利技术带隙基准源的电路结构图。
[0030]图3是本专利技术与现有结构输出电压启动稳定的曲线图。
具体实施方式
[0031]以下结合附图给出本专利技术的具体实施方式，对本专利技术中的技术方案进行清楚、完整的描述，但本专利技术不限于以下的实施方式。显然，所描述的实施例是本专利技术的一部分实施例，而不是全部的实施例。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本专利技术实施例的目的。本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本专利技术保护的范围。
[0032]应当理解，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领
域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大，自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在
…
上”、“与
…
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
…
上”、“与
…
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0033]为了使本专利技术实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本专利技术。
[0034]本专利技术所述的带隙基准源电路，包含有输出电路、运放电路、电流镜电路，其一具体实施例如图2所示，其连接关系如下所述。以下所述的第一～第十二MOS分别对应图2中的M1～M12，第一电阻～第四电阻分别对应图2中的R1～R4，零号电阻为R0,第一晶体管Q1，第二晶体管Q2。
[0035]所述的输出电路中包含有第一MOS管、第二MOS管、第三MOS管、第十M本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种带隙基准源电路，其特征在于：所述的带隙基准源电路包含有输出电路、运放电路、电流镜电路；所述运放电路接收外部控制信号，为所述输出电路提供偏置电压，所述运放电路的尾电流端输出尾电流；所述电流镜电路，其连接于运放电路的尾电流输出端，尾电流输出端输出所述运放电路的尾电流；所述的输出电路，包含有偏置端以及输出端，所述偏置端接收运放电路提供的偏置电压，偏置电压控制所述输出电路的输出；所述输出端输出基准电压；还包含一调节电路，所述调节电路受输出电路的基准电压控制，对电流镜的基极电流进行调节，以控制尾电流的大小。2.如权利要求1所述的带隙基准源电路，其特征在于：所述的调节电路为MOS管。3.如权利要求1所述的带隙基准源电路，其特征在于：所述的输出电路中包含有第一MOS管、第二MOS管、第三MOS管、第十MOS管以及第十一MOS管；所述第一MOS管、第二MOS管、第三MOS管的栅极连接在一起并与第十MOS管的漏极连接，形成偏置端；所述第十MOS管的栅极通过第四电阻连接至电源；，所述第十MOS管的源极接地；所述第十一MOS管的栅极接输出的基准电压，其漏极接第四电阻，源极接地；第一晶体管及第二晶体管的基极连在一起并接地，且第一晶体管及第二晶体管的集电极接地，第一晶体管的发射极接第一MOS管的漏极，第二晶体管的发射极通过零号电阻连接第二MOS管的漏极；第二电阻接于第二MOS管的漏极与地之间；所述第三MOS管的漏极输出所述基准电压；第三电阻连接于第三MOS管的漏极与地之间。4.如权利要求1所述的带隙基准源电路，其特征在于：所述的运放电路包含第四MOS管、第五MOS管、第六MOS管、第七MOS管；所述第四MOS管与第五MOS管的栅...

【专利技术属性】
技术研发人员：邵博闻，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：