高能效核心电压选择装置和方法制造方法及图纸

一种处理器核心高能量核心排名方案，类似于多核心处理器系统中的首选核心。首选核心是高能效的核心，它允许SoC使用具有最低V

【技术实现步骤摘要】
高能效核心电压选择装置和方法
[0001]相关申请的交叉引用
[0002]本申请要求于2020年8月24日递交的标题为“ENERGY
‑
EFFICIENT CORE VOLTAGE SELECTION APPARATUS AND METHOD”的美国临时申请序列号63/069,622的优先权，该美国临时申请通过引用完全并入本文。


[0003]本申请涉及多处理器系统的领域，更具体地涉及高能效核心电压选择装置和方法。

技术介绍

[0004]对于通电的电压
‑
频率控制域，例如中央处理单元(central processing unit，CPU)、图形处理单元(graphics processing unit，GPU)和片上系统(system
‑
on
‑
chip，SoC)中的其他知识产权(intellectual property，IP)块，电源的最小适用电压在每个工作频率下是不同的。这个电压在本文中被称为V
min
。低于这样的V
min
值，晶体管数字逻辑容易出错，因此，电路被认为是非正常运行的。这样的V
min
在制造测试过程中是由大批量制造(High Volume Manufacturing，HVM)确定的。V
min
电压可能会受到其他硅属性的影响，例如逆热依从性(Inverse Thermal Dependence，ITD)。在同一晶圆内，V
min/>值可能在管芯与管芯之间是不同的，或者在一个管芯内，V
min
值在处理器核心与处理器核心之间是不同的。

技术实现思路

[0005]根据本公开的第一方面，提供了一种机器可读存储介质，具有机器可读指令，在所述机器可读指令被执行时，使得一个或多个处理器执行一种方法，该方法包括：读取多核心系统中的单位处理器核心的最小操作电压V
min
；根据所述单位处理器核心的V
min
来从最高排名到最低排名对所述多核心系统的每个处理器核心进行排名；以及通过将新的引导处理器指派到具有最高排名的处理器核心来修改现有的引导处理器。
[0006]根据本公开的第二方面，提供了一种片上系统，包括：多个处理器核心；存储器，该存储器存储来自所述多个处理器核心当中的单位处理器核心的最小操作电压V
min
；以及功率管理单元，该功率管理单元与所述处理器核心耦合，其中，所述功率管理单元执行固件以用于：根据单位处理器核心的Vmin对每个处理器核心进行排名；并且将引导处理器指派到具有最高排名的处理器核心。
[0007]根据本公开的第三方面，一种计算机系统，包括：存储器；处理器，该处理器与所述存储器耦合；无线接口，该无线接口允许所述处理器与另一设备通信，其中，所述处理器包括：多个处理器核心，其中，所述多个处理器核心包括异构处理器核心；一个或多个存储器，所述一个或多个存储器存储来自所述多个处理器核心当中的单位处理器核心的最小操作电压Vmin；以及功率管理单元，该功率管理单元与所述处理器核心耦合，其中，所述功率管理单元执行固件以用于：根据所述单位处理器核心的V
min
对具有标识的每个处理器核心进
行排名；并且将引导处理器的所有权转移到具有最高排名的处理器核心。
附图说明
[0008]通过以下给出的具体实施方式并且通过本公开的各种实施例的附图将更充分地理解本公开的实施例，然而这些具体实施方式和附图不应被理解为将本公开限制到特定实施例，而是仅用于说明和理解。
[0009]图1图示了一组图线，这组图线示出了片上系统(SoC)中的针对各种频率窗口(frequency bin)以及针对处理器核心数目的V
min
偏差范围。
[0010]图2图示了一个直方图，该直方图示出了实际使用中的平均频率分布。
[0011]图3图示了针对各种p状态的单位处理器核心、单位频率的相对V
min
的阵列。
[0012]图4图示了一个图线，该图线示出了在ITD应用之后，V
min
差值是切实的(tangible)。
[0013]图5图示了根据一些实施例的将图3的单位核心的V
min
的阵列转化为单位p状态的排名阵列的排名方案。
[0014]图6图示了根据一些实施例的具有用于高能效核心电压选择的装置或机制的处理器系统。
[0015]图7图示了根据一些实施例的基于V
min
的高能效引导处理器(Boot
‑
Strap processor，BSP)选择、中断路由和/或服务以及低利用率线程调度的流程图。
[0016]图8图示了根据一些实施例的在操作系统(OS)移交之前的启动流程，以用于高效的中断路由/服务和OS特定的核心停驻收益。
[0017]图9图示了根据一些实施例的智能设备或者计算机系统或者SoC(片上系统)，它们具有用于基于V
min
的高能效中断路由/服务和低利用率线程调度的固件。
具体实施方式
[0018]在多处理器(multi
‑
processors，MP)系统中，目前，活跃的处理器核心累计消耗的功率，与否则由每个处理器核心在其各自的单位核心(per
‑
core)V
min
电压下运行相比，所需的功率更高。这是由以下原因造成的。首先，大多数平台对于单位处理器核心没有电压调节器(voltage
‑
regulator，VR)控制域。例如，VR输出以及因此的控制可能是在两个或更多个处理器核心上分摊的。第二，对于单位核心性能状态(Per
‑
Core Performance State，PCPS)平台，允许各核心上的操作频率不同。然而，较高的电压(核心V
min
当中的最大值)被认为是SoC在任何给定的频率下的V
min
。第三，对于支持单位核心电压域的平台，作为HVM特征的单位核心V
min
可能是不可用的。
[0019]各种实施例利用各处理器核心上的V
min
差异，以最终提供最佳的电池寿命和响应性。基于统计数据，观察到较低功率、较低频率的工作负载的V
min
差值可以例如为大约30mV。对于现实生活中影响电池寿命的工作负载，这例如可转化为高达大约8％的SoC功率节省。一些实施例使用了处理器核心高能效核心排名方案。这类似于多核心处理器系统中的首选核心方案。然而，这里的首选核心是高能效的核心，它允许SoC使用具有最低V
min
的核心来获得高能效。这些增益是针对低功耗场景的。在HVM过程期间，这种V
min
值可被存储在适当的寄存器中。例如，V
min
值可被存储在本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种机器可读存储介质，具有机器可读指令，在所述机器可读指令被执行时，使得一个或多个处理器执行一种方法，该方法包括：读取多核心系统中的单位处理器核心的最小操作电压V
min
；根据所述单位处理器核心的V
min
来从最高排名到最低排名对所述多核心系统的每个处理器核心进行排名；以及通过将新的引导处理器指派到具有最高排名的处理器核心来修改现有的引导处理器。2.根据权利要求1所述的机器可读存储介质，其中，操作系统在具有最高排名的处理器核心上调度中断或者服务于低利用率任务。3.根据权利要求1所述的机器可读存储介质，其中，经排名的处理器核心具有经排名的标识。4.根据权利要求3所述的机器可读存储介质，具有机器可读指令，在所述机器可读指令被执行时，使得所述一个或多个处理器执行所述方法，所述方法包括：将所述处理器核心的经排名的标识共享给操作系统。5.根据权利要求4所述的机器可读存储介质，其中，所述经排名的标识是经由高级配置和电源接口表共享的。6.根据权利要求5所述的机器可读存储介质，其中，所述高级配置和电源接口表包括多APIC描述表。7.根据权利要求1所述的机器可读存储介质，其中，对所述多核心系统的每个处理器核心进行排名还基于该处理器核心在低频模式频率附近的效率。8.根据权利要求1所述的机器可读存储介质，其中，单位处理器核心的V
min
被存储在非易失性存储器中，该非易失性存储器在大批量制造期间被编程有所述单位处理器核心的V
min
。9.一种片上系统，包括：多个处理器核心；存储器，该存储器存储来自所述多个处理器核心当中的单位处理器核心的最小操作电压V
min
；以及功率管理单元，该功率管理单元与所述处理器核心耦合，其中，所述功率管理单元执行固件以用于：根据单位处理器核心的Vmin对每个处理器核心进行排名；并且将引导处理器指派到...

【专利技术属性】
技术研发人员：努尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：