集成电路器件制造技术

一种集成电路器件，包括：衬底；外围电路结构，其设置在衬底上，该外围电路结构包括外围电路和连接到外围电路的下布线；导电板，其覆盖外围电路结构的一部分；单元阵列结构，其设置在外围电路结构上并且导电板介于其间，该单元阵列结构包括存储单元阵列和围绕该存储单元阵列的绝缘层；通孔，其在垂直于衬底顶面的方向上穿过绝缘层以连接到下布线；以及蚀刻引导构件，其设置在与导电板相同水平的绝缘层中，以与通孔的一部分接触。以与通孔的一部分接触。以与通孔的一部分接触。

【技术实现步骤摘要】
集成电路器件
[0001]相关申请的交叉引用
[0002]本申请要求于2020年8月13日向韩国知识产权局提交的韩国专利申请No.10
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2020
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0102058的优先权，其全部内容通过引用方式并入本文中。


[0003]本专利技术构思涉及一种集成电路器件，并且更具体地，涉及一种包括具有外围单元(COP)结构的非易失性存储器件的集成电路器件。

技术介绍

[0004]在电子工业中，包括存储器件的集成电路器件的容量正在增加并且变得高度集成。另外，存储单元的尺寸变得越来越小，并且存储器件中包括的操作电路和布线结构变得越来越复杂。因此，需要具有具有高度集成的结构和良好的电特性的存储器件的集成电路器件。特别地，包括具有COP结构的非易失性存储器件在内的集成电路器件需要增强上布线层与下布线层之间的接触可靠性。

技术实现思路

[0005]本专利技术构思提供了一种集成电路器件，该集成电路器件具有如下结构，其中在高度集成的存储器件中，增强了上布线层与下布线层之间的接触可靠性，从而提供了良好的电特本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路器件，包括：衬底；外围电路结构，设置在所述衬底上，其中，所述外围电路结构包括外围电路和连接到所述外围电路的下布线；导电板，覆盖所述外围电路结构的一部分；单元阵列结构，设置在所述外围电路结构上，并且所述导电板介于所述单元阵列结构与所述外围电路结构之间，其中，所述单元阵列结构包括存储单元阵列和围绕所述存储单元阵列的绝缘层；通孔，穿过所述绝缘层，其中，所述通孔连接到所述下布线，并且在与所述衬底的顶面垂直的方向上延伸；以及蚀刻引导构件，设置在与所述导电板相同水平的所述绝缘层中，以与所述通孔的一部分接触。2.根据权利要求1所述的集成电路器件，其中，在所述蚀刻引导构件的边缘上形成凹槽，并且其中，所述通孔的与所述蚀刻引导构件接触的侧壁形成为阶梯形状，并填充到所述凹槽中。3.根据权利要求2所述的集成电路器件，其中，所述蚀刻引导构件设置在所述通孔的一侧。4.根据权利要求1所述的集成电路器件，其中，所述存储单元阵列设置在所述导电板上，并且其中，所述存储单元阵列未设置在所述蚀刻引导构件上。5.根据权利要求4所述的集成电路器件，其中，所述通孔与所述导电板间隔开设置。6.根据权利要求1所述的集成电路器件，其中，所述下布线包括多个布线层，并且其中，所述通孔的最下表面与所述多个布线层的最上层的顶面接触。7.根据权利要求6所述的集成电路器件，还包括上布线，所述上布线设置在比所述存储单元阵列的水平高的水平，其中，所述通孔的最上表面连接到所述上布线，并且其中，所述通孔的最上表面的宽度大于所述通孔的最下表面的宽度。8.根据权利要求1所述的集成电路器件，其中，所述蚀刻引导构件和所述绝缘层包括不同的材料，并且其中，所述蚀刻引导构件和所述导电板包括相同的材料。9.根据权利要求8所述的集成电路器件，其中，所述蚀刻引导构件的材料相对于所述绝缘层的材料具有蚀刻选择性。10.根据权利要求8所述的集成电路器件，其中，所述蚀刻引导构件和所述导电板包括掺杂的多晶硅，并且其中，所述蚀刻引导构件的最大厚度与所述导电板的最大厚度相同。11.一种集成电路器件，包括：衬底；外围电路结构，设置在所述衬底上，其中，所述外围电路结构包括外围电路和连接到所
述外围电路的下布线；单元阵列结构，在竖直方向上与所述外围电路结构重叠，其中，所述单元阵列结构包括存储堆叠，所述存储堆叠包括在所述竖直方向上堆叠的多个栅极线、和在所述竖直方向上穿过所述多个栅极线的沟道结构；导电板，设置在所述外围电路结构与所述单元阵列结构之间；通孔，穿过所述单元阵列结构，其中，所述通孔在所述导电板的外部延伸到所述外围电路结构的内部部分，以连接到所述下布线；以及蚀刻引导构件，...

【专利技术属性】
技术研发人员：金承允，沈在龙，韩智勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：